JPH0327409A - バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＭＯＳ　トランジスタで構威されたバイア
ス回路に関するものである。

従来の技術 近年、アナログ回路をＭＯＳトランジスタで構威し、デ
ィジタル回路と１チップ上に集積したアナログ・ディジ
タノレｔ昆在ＬＳＩが注目されている。アナログ回路の
構成要素として、バイアス回路がある。バイアス回路に
要求される基本的な項目の一部として次の２つがある。

（１）　　電源電圧依存性の低いこと。

（２）　　出力インピーダンスが低いこと。

以下、従来のバイアス回路について説明する。

第２図は、従来のバイアス回路の回路図を示すものであ
る。第２図において、１は、ＮチャンネルＭＯＳトラン
ジスタ（以下、Ｎトランジスタと称する。）であり、ソ
ース端子く以下、ソースと称する。）は、接地されてお
り、ゲート端子（以下、ゲートと称する。〉は、Ｎトラ
ンジスタ２のソースと、抵抗体３と出力端子４に接続さ
れており、ドレイン端子（以下、ドレインと称する。）
は、Ｎトランジスタ２のゲートと、ＰチャンネルＭＯＳ
トランジスタ（以下、Ｐトランジスタと称する。）５の
ドレインに接続されている。抵抗体３のもう一方の端子
は、接地されている。Ｎトランジスタ２のドレインは、
Ｐトランジスタ６のゲートおよびドレインとＰトランジ
スタ５のゲートに接続されている。Ｐトランジスタ５の
ソースは、電源に接続されている。Ｐトランジスタ６の
ソースも、電源に接続されている。

このように構成されたバイアス回路の動作を説明する。

Ｐトランジスタ５とＰトランジスタ６は、カレントミラ
ーを構成している。そのため、Ｐトランジスタ５．６に
流れる電流は、等しい。すなわち、Ｎトランジスタ１と
、Ｎトランジスタ２および抵抗体３とに流れる各電流が
等しい。また、Ｎトランジスタ１と抵抗体３とにより、
それぞれに流れる電流は、決まる。電流が決まると抵抗
体３の両端に電圧が発生する。その発生した電圧が、バ
イアス回路の出力電圧となる。出力端子４から、出力さ
れる出力電圧決定のメカニズムを図式的に表わしたのが
、第３図である。第３図で、抵抗体３の電流電圧特性の
直線とＮトランジスタ２の電流ゲート・ソース間電圧特
性の曲線の交点が、出力電圧および流れる電流を決定す
る。出力電圧をＶ．０１とし、その値を数式を使って求
めてみる。抵抗体３の抵抗値をＲ＋、流れる電流を１２
とする。すると、出力電圧ＶＯＩは、 Ｖｏ＋＝　Ｒｔ　・Ｉ　２　　　　　　　　　−−（１
）次に、Ｎトランジスタは、飽和領域動作しているとし
て、ドレイン電流を（＋とすると、１１＝ｋ’。（Ｗ／
　Ｌ　）　＋　（　Ｖｏ＋−Ｖｒｎ）　”　　・・・・
・・（２）ｋ’，．：Ｎトランジスタのドレインコンダ
クタンス（Ｗ／Ｌ）＋：Ｎトランジスタ１のトランジス
タサイズ ＶＴｎ　：　Ｎ　トランジスタのしきい値電圧抵抗体３
とＮトランジスタ１に流れる電流は等しいから、 ■　貫　一　Ｉ　２　　　　　　　　　　　　　　　　
　　　　　　　　　　　・・・　・・・　（３）従って
、（１）　．　（２）　，　（３）式より、出力電圧ｖ
ＯＩは、次式で表わされる。

・・・・・・（４） （４）式からわかるように、電源電圧の項が含まれてい
ない。従って、出力電圧ＶＯＩは、電源電圧依存性の低
いバイアス回路である。

発明が解決しようとする課題 しかしながら、上記の構成では、出力端子４のインピー
ダンスが高く、出力端子４に電流を流し込んだり、はき
出させると、出力電圧ＶＯＩが、変化してしまうという
欠点を有していた。

本発明は、上記従来の問題点を解決するもので、電源電
圧依存性の低い、出力インピーダンスの低いバイアス回
路を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のバイアス回路は、２
個のＰトランジスタで構成されるカレントミラーと、カ
レントミラーに流す電流値を決定５ ６ するためのＮトランジスタと抵抗体との組合せと、カレ
ントミラーに流れる電流値を制御し、安定化させるため
のＮトランジスタとで構成される基準電圧発生部と、前
記基準電圧発生部よりカレントミラーで、電流を移すＰ
トランジスタと、カレントミラーで移された電流値を電
圧に変換するためのＮトランジスタと抵抗体と、２個の
Ｎトランジスタで構威され出力電圧を低インピーダンス
で発生するソースフォロワとで構成される出力電圧発生
部の２組の電圧発生部から構成される。

作用 本発明により、基準電圧発生部に流れる電流は、Ｎトラ
ンジスタと抵抗体で決定され、電源電圧に依存しないそ
の電流をカレントミラーで出力電圧発生部に移す。そし
て、この出力電圧発生部では、出力電圧をフィードバッ
クし、ソースフォロワに供給する電圧値を制御するＮト
ランジスタと抵抗体とにより、カレントミラーにより移
された電流を電圧に変換する。変換した電圧値を、ソー
スフォロワにより出力する。ソースフォロワにより出力
電圧を発生することと、出力電圧をフィードバックし、
ソースフォロワに供給する電圧値を変化させることによ
り、低インビーダンスな出力を得ることができる。また
、カレントミラーで電流を移すことで、電源電圧に依存
しない出力電圧を得ることができる。

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は本発明の第１の実施例バイアス回路の回路図を
示すものである。第１図において、Ｎトランジスタ１，
２，抵抗体３，Ｐトランジスタ５，６は基準電圧発生部
を構威しており、その構成は、従来例と同じである。７
はＰトランジスタであり、ソースは、電源に接続されて
おり、ゲートは、Ｐトランジスタ６のドレインに接続さ
れており、カレントミラーを構威している。Ｐトランジ
スタ７のドレインは、Ｎトランジスタ８のドレインと、
Ｎトランジスタ９のゲートに接続されている。Ｎトラン
ジスタ８のゲートは、Ｎトランジスタ９のソースとＮト
ランジスタ１０のドレインと出力端子１２に接続されて
おり、ソースは、抵抗体１１に接続されている。抵抗体
１１の他の端子は、接地されている。Ｎトランジスタ９
のドレインは、電源に接続されている。Ｎトランジスタ
９のゲートは、Ｎトランジスタ１のゲートに接続されて
おり、ソースは接地されている。Ｎトランジスタ８，９
．１０とＰトランジスタ７，抵抗体１１で、出力電圧発
生部を構成している。

以上のように構威されたバイアス回路について、以下そ
の動作を説明する。

基準電圧発生部の動作は、従来例と同しであり、抵抗体
３の両端に（４）式で求まる電圧値ＶＯＩが発生してい
る。

また、ＶＯＩを発生するために、抵抗体３には、電流Ｉ
Ｉが流れている。電流■１は、次式で求まる。

Ｉ　夏　一狂　　　　　　　　　　　　　　　　　　　
　　・・・　・・・（５）ＲＩ Ｐトランジスタ７は、Ｐトランジスタ６とカレントミラ
ーを構成しており、Ｐトランジスタ６に流れる電流ｈを
、Ｐトランジスタ７とＰトランジスタ６のサイズ比倍し
た、電流■２がＰトランジスタ７に流れる。Ｉ２は、次
式で求まる。

（Ｗ／Ｌ）？ １２″（Ｗ／Ｌ）ｓ　”　”　　　　　　　”…（６）
電流■２は、Ｎトランジスタ８と抵抗体１１により電圧
に変換される。出力電圧をＶＯ２とずると、ＶＯ２は、
Ｎトランジスタ８のゲート電圧であり、ＶＯ２は、次式
で求まる。

ＶＯ２＝ＶＧＳ８＋　Ｉ２−Ｒ２　　　　　　　・−”
Ｃ？）ＶＧｓ８：Ｎトランジスタ８のゲート・ソース間
電圧Ｒ２　：抵抗体１１の抵抗値 Ｎトランジスタのゲート・ソース間電圧Ｖ　ＧＳ８は、
Ｎトランジスタ８の電流式より求まり、次式で表わされ
る。

Ｉ２ ｖＧＳ８”　”ＴＮ十ｋ　’ｎ　（　Ｗ／　Ｌ　）　ａ
　　　゜゜゜゜゛゜（８）Ｎトランジスタ９と１０は、
ソースフォロワを構威している。Ｎトランジスタ９は、
ゲートにＶＯＩを供給されており、定電流源として働く
。Ｎ９ １０ トランジスタ１０は、ゲートを、Ｎトランジスタ８のド
レインと、Ｐトランジスタ７のドレインに接続されてお
り、出力電圧ＶＯ２が安定するように、ゲート電圧を変
化させ、出力端子１２からの吸い込み電流，吐き出し電
流に対応する。

すなわち、出力端子１２から、バイアス回路に電流が入
れられる場合（吸い込み電流）、出力電圧ＶＯ２は、Ｎ
トランジスタ７の負荷曲線に従って増えようとする。す
ると、Ｎトランジスタ８のゲート・ソース間電圧が増加
する。Ｎトランジスタ８に流れる電流■２は、一定のた
め、Ｎトランジスタ８のドレイン電流とドレインソース
間電圧の特性に従い、Ｎトランジスタ８のドレイン電圧
、すなわち、Ｎトランジスタ１０のゲート電圧が減る。

すると、Ｎトランジスタ１０のゲート・ソース間電圧が
減少し、Ｎトランジスタ１０の電流が減り、出力電圧Ｖ
Ｏ２を下げ、一定に保つ。

また、逆に、出力端子１２から、電流が出力されると、
出力電圧ＶＯ２が、下がろうとする。すると、Ｎトラン
ジスタ８は、ドレイン電圧を上げ、Ｎトランジスタ１０
のゲート電圧を増加させ、Ｎトランジスタ１０に流れる
電流を増やし、出力電圧ＶＯ２を一定に保つ。

このように、出力電圧発生回路により、低インピーダン
スが実現できる。

また、出力電圧ＶＯ２は、（５）　，　（６）　．　（
７）　．　（８）式より次式で求まる。

ＶＯＩは、（４）式より求まる。

（４）式，（９）式には、電源電圧の項が、含まれない
。従って、出力電圧ＶＯ２は、電源電圧に依存しない。

以上のように、２個のＰトランジスタで構成されるカレ
ントミラーと、カレントミラーに流す電流値を決定する
ためのＮトランジスタと抵抗体との組み合せと、前記力
レン１・ミラーに流れる電流値を制御し、安定化させる
ためのＮトランジスタとで構威される基準電圧発生部と
、前記基準電圧発生部より、カレントミラーで移された
電流値を電圧に変換するためのＮトランジスタと抵抗体
と、２個のＮトランジスタで構成された出力電圧を低イ
ンピーダンスで発生するソースフォロワとで構成される
出力電圧発生部の２組の電圧発生部を設けることにより
、出力電圧が、電源電圧に依存しない、低出力インピー
ダンスのバイアス回路を実現することができる。

発明の効果 以上のように、本発明によれば、２個のＰトランジスタ
で構成されるカレントミラーと、カレントミラーに流す
電流値を決定するためのＮトランジスタと抵抗体の組合
せと、前記カレントミラーに流れる電流値を制御し、安
定化させるためのＮトランジスタとで構成される基準電
圧発生部と前記基準電圧発生部から、カレントミラーで
、移された電流値を電圧に変換するためのＮトランジス
タと抵抗体と２個のＮトランジスタで構威された、低イ
ンピーダンスのソースフォロワ出力電圧発生部との２組
の電圧発生部を設けることにより、電源電圧に依存しな
い出力電圧を発生し、低出力インピーダンスのバイアス
回路を実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例におけるバイアス回路の回路図
、第２図は従来のバイアス回路の回路図、第３図は従来
のバイアス回路の電流決定のメカニズムを示す図である
。 １，２，８，９．１０・・・・・・ＮチャンネルＭＯＳ
トランジスタ、３，１１・・・・・・抵抗体、５．６．
７・・・・・・ＰチャンネルＭＯＳトランジスタ、４，
１２・・・・・・出力端子。

Claims (1)

【特許請求の範囲】
1. ゲート端子とドレイン端子とを接続した第１のＰチャン
   ネルＭＯＳトランジスタと、前記第１のＰチャンネルＭ
   ＯＳトランジスタのゲート端子と第２のＰチャンネルＭ
   ＯＳトランジスタのゲート端子とを接続して構成される
   第１のカレントミラーと、ドレイン端子を前記第２のＰ
   チャンネルＭＯＳトランジスタのドレイン端子に互いに
   接続した第１のＮチャンネルＭＯＳトランジスタと、片
   方の端子を前記第１のＮチャンネルＭＯＳトランジスタ
   のゲート端子に、他の一方を接地した第１の抵抗体と、
   ゲート端子およびソース端子を前記第１のＮチャンネル
   ＭＯＳトランジスタのドレイン端子およびゲート端子に
   、それぞれ接続し、ドレイン端子を前記第１のＰチャン
   ネルＭＯＳトランジスタのドレイン端子に接続した第２
   のＮチャンネルＭＯＳトランジスタとで構成された基準
   電圧発生部と、ゲート端子を前記第１のＰチャンネルＭ
   ＯＳトランジスタのゲート端子に接続して第２のカレン
   トミラーを構成する第３のＰチャンネルＭＯＳトランジ
   スタと、ドレイン端子を前記第３のＰチャンネルＭＯＳ
   トランジスタのドレイン端子に接続し、ゲート端子を出
   力端子に接続し、ソース端子を第２の抵抗体の接地され
   た端子の他方の端子に接続した、第３のＮチャンネルＭ
   ＯＳトランジスタと、ゲート端子を前記第３のＮチャン
   ネルＭＯＳトランジスタのドレイン端子に接続し、ソー
   ス端子を前記出力端子に接続した第４のＮチャンネルＭ
   ＯＳトランジスタと、ドレイン端子を前記出力端子に接
   続し、ゲート端子を前記第１のＮチャンネルＭＯＳトラ
   ンジスタのゲート端子に接続して、前記第４のＮチャン
   ネルＭＯＳトランジスタとソースフォロワを構成する第
   ５のＮチャンネルＭＯＳトランジスタとで構成された出
   力電圧発生部をそなえたバイアス回路。