JPH03274918A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＡ／Ｄコンバータに関する。

（従来の技術） 従来のＡ／Ｄコンバータには、第５図に示す構成のもの
かある（例えば、”１９８８　Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　５ｏ１ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏ
ｎｆｅｒｅｎｃｅ、　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎ
ｉｃａｌ　Ｐａｐｅｒｓ　　、　Ｐ　２２４〜Ｐ　２２
５参照）。

このＡ／Ｄコンバータは、いわゆる直並列比較型のもの
であって、符号ｌ。は上位Ａ／Ｄコンバータ、５は下位
Ａ／Ｄコンバータである。７は上位Ａ／Ｄコンバータ１
．．’のアナログ入力端子、９は上位Ａ／Ｄコンバータ
１゜のデジタル出力端子、１１および１２は上位Ａ／Ｄ
コンバータｌ。の高位側および低位側の基準電圧印加端
子である。また、１３および１４は下位Ａ／Ｄコンバー
タ５の高位側および低位側の基準電圧印加端子、１０は
下位Ａ／Ｄコンバータ５のデジタル出力端子である。

また、３は上記Ａ／Ｄコンバータ１゜で中間変換された
デジタル出力を入力してこれをアナログ化するＤ／Ａコ
ンバータ、４はＤ／Ａコンバータ３の出力と前記アナロ
グ入力端子７から得られるアナログ信号入力とを比較し
て両者の差の出力電圧を取り出す減算増幅器である。そ
して、減算増幅器４の出力が上位Ａ／Ｄコンバータ１゜
の残差出力として下位Ａ／Ｄコンバータ５のアナログ信
号入力端子に加えられるようになっている。

図６は、上記の上位Ａ／Ｄコンバータ１０の詳細を示す
構成図である。この上位Ａ／Ｄコンバータｌ。は並列比
較型のものであって、同図中、１０３ａａおよび１０３
ａ−１０３ｚは高位側および低位側の各基準電圧印加端
子１１，１２間の電圧を等分割するための分割抵抗であ
り、互いに等しい値に設定されている。また、１０１ａ
＝１０１ｚはアナログ信号入力に対して並列に接続され
た同一特性の差動増幅器である。そして、各差動増幅器
１０１ａ−１０１ｚの一方の入力端子はアナログ入力端
子７に共通に接続され、他方の入力端子は分割抵抗１０
３ａａおよび１０３ａ−１０３ｚの各接続点に個別に接
続されている。さらに、各差動増幅器１０１ａ−１０１
ｚの出力部はラッチ回路１０７ａ−１０７ｚに個別に接
続されている。そして、各ラッチ回路１０７ａ−１０７
ｚは、クロック入力端子１０８からのクロックパルスに
同期して各差動増幅器１０１ａ−１０１ｚの出力をラッ
チするようになっている。また、各ラッチ回路１０７ａ
−１０７ｚの出力は、それぞれ中間変換結果としてＤ／
Ａコンバータ３に与えられる一方、レベル判別回路１０
２ｏに加えられる。

レベル判別回路１０２ｏは、２端子入力アンドゲートＩ
　０６ａａ、　　１０６ａ−１０６ｚと、インバータｌ
０４ａａ、１０４ａ　〜１０４ｚとからなる。そして、
最上位と最下位の２端子入カアンドゲート１０６ｚ、ｌ
０６ａａを除き、残り２端子入力アンドゲートｌ０６ａ
〜１０６ｙの一方の入力端子は各ラッチ回路１０７ａ＝
１０７ｙに個別に接続され、他方の入力端子はインバー
タ１０４ａ−１０４ｙを介して１つ上位側のラッチ回路
１０７ｂ〜１０７Ｚにそれぞれ個別に接続されている。

最上位の２端子入力アンドゲート１０６Ｚは、一方の入
力端子がラッチ回路１０７ｚに接続され、他方の入力端
子はインバータ１０４ｚを介して接地されている。また
、最下位の２端子入力アンドゲート１０６ａａは、方の
入力端子に電源電圧が印加され、他方の入力端子がイン
バータｌ　Ｏ４ａａを介してラッチ回路１０７ａに接続
されている。

１０５は、レベル判別回路１０２．の２端子入出力に基
づいて所定のコード（たとえばバイナリコード）に変換
したデジタル値を出力するデコーダであり、このエンコ
ーダ１０５の出力が上位Ａ／Ｄコンバータｌ。の最終出
力となっている。

次に上記構成のＡ／Ｄコンバータの動作について説明す
る。

アナログ信号は、上位Ａ／Ｄコンバータｌｏのアナログ
入力端子７に加えられる。分割抵抗１０３ａａおよび１
０３ａ−１０３ｚにより、高位側および低位側の基準電
圧印加端子１１，１２間の電圧（−（Ｖ　ＲＥＦ−ｔ）
−（Ｖ　ＲＥＦ−））が等しくＶＬＳＢに分割されて各
タップ電圧Ｖｔａ＝Ｖｔｚとなる。そして、各タップ電
圧Ｖｔａ−Ｖｔｚとアナログ入力端子７からのアナログ
入力電圧Ｖｉｎとがそれぞれ差動増幅器１０１ａ−１０
１ｚによって比較されてその差分が増幅される。各差動
増幅器１０１ａ〜ｌ０１ｚの出力は、次段のラッチ回路
１０７ａ−１０７ｚによって、クロック入力端子１０８
からのクロックパルスに同期してラッチされる。したが
って、ラッチ圧Ｖｉｎか各々のタップ電圧より大きい場
合にはＨレベル、逆の場合にはＬレベルとなる。

これらのラッチ回路１０７ａ−１０７ｚの出力は、アナ
ログ入力電圧Ｖｉｎのレベルに応じて、あるラッチ回路
を境目として下位側がすべてＨレベル、上位側がすべて
Ｌレベルとなる。たとえば、アナログ入力電圧Ｖｉｎが
符号１０３ｂで示す分割抵抗の上端のタップ電圧Ｖｔｃ
より低く、この分割抵抗１０３ｂの下端のタップ電圧ｖ
ｔｂよりも高ければ（Ｖｔｂ＜　Ｖ　ｉｎ＜　Ｖ　ｔｃ
）、１０７ａ、１０７ｂのラッチ回路の出力はＨレベル
、これよりも上位側のラッチ回路１０７ｃｍ１０７ｚの
出力は全てＬレベルとなる。

レベル判別回路１０２ｏは、これらのラッチ回路のＨレ
ベルとＬレベルとの境目を検出する。すなわち、この回
路１０２．では、ラッチ回路の出力がＨレベルで、かつ
、インバータに加わる入力がＬレベルの場合にのみ、２
端子入力アンドゲートの出力がＨレベルとなる。したか
って、上記の例テＶ　ｔｂ＜　Ｖ　ｉｎ＜　Ｖ　ｔｃノ
ときは、符号１０６ｂで示す２端子入カアンドゲートの
出力のみがＨレベルとなる。なお、アナログ入力電圧Ｖ
ｉｎが最下位の分割抵抗１０３ａａの上端のタップ電圧
Ｖｔａより低い場合（Ｖ　ｉｎ＜　Ｖ　ｔａ）には、全
てのラッチ回路１０７ａ〜１０７Ｚの出力がＬレベルに
なるから、最下位の２端子入力アンドゲート１０６ａａ
の出力のみＨレベルとなる。また、アナログ入力端子Ｖ
ｉｎが最上位の抵抗１０３ｚの下端のタップ電圧ＶｔＺ
よりも大きい場合（Ｖ　ｔｚ＜　Ｖ　ｉｎ）には、全て
のラッチ回路１０７ａ−１０７ｚの出力がＨレベルとな
るから、最上位の２端子入力アンドゲート１０６ｚの出
力のみがＨレベルとなる。

このように、アナログ入力電圧Ｖｉｎのレベルに応じて
レベル判別回路１０２ｏのＨレベルの出力位置が変化す
るので、エンコーダ１’０５は、このＨレベルの信号の
入力位置に応じて所定のコード（たとえばバイナリコー
ド）にコーディングし、上位Ａ／Ｄコンバータｌ。の最
終的な上位側のデジタル値として出力端子９から出力す
る。

一方、上記の各ラッチ回路１０７ａ〜１０７Ｚの出力は
、中間変換結果としてＤ／Ａコンバータ３にも送出され
る。ここでの中間変換結果は、アナログ入力端子Ｖｉｎ
のレベルに応じて、各ラッチ回路１０７ａ−１０７ｚか
らＨレベルを出力する信号線の数が変化することに対応
している。すなわち、上記の例て、Ｖ　ｔｂ＜　Ｖ　ｉ
ｎ＜　Ｖ　ｔｃ（７）場合、下位の２つのラッチ回路１
０７ａ、１０７ｂの出力が共にＨレベルとなる。

Ｄ／Ａコンバータ３は、第７図（ａ）の実線に示すよう
に、各ラッチ回路１０７ａ−１０７ｚの信号線群のＨレ
ベルの数に対応してＤ／Ａ変換を行なう。たとえば、上
記のように、Ｈレベルを示す信号線が２つあれば、ＶＲ
ＥＦ−より２・Ｖ　ＬＳＢ分たけ高い電位ｖｔｂを出力
する。このＤ／Ａコンバータ３の出力は、減算増幅器４
の一方の負入力端子に加えられる。また、この減算増幅
器４の正入力端子にはアナログ入力端子７からのアナロ
グ入力信号が加えられる。したがって、減算増幅器４は
、アナログ入力電圧ＶｉｎとＤ／Ａコンバータ３の出力
とを減算して所定の増幅率Ａ。で増幅する。これにより
、減算増幅器４からは、第７図（ｂ）に示すように、Ｄ
／Ａコンバータ３からの出力とアナログ入力端子７から
のアナログ信号との電圧差に比例した出力が得られ、こ
れが残差出力として次段の下位Ａ／Ｄコンバータ５のア
ナログ入力端子に加えられる。

下位Ａ／Ｄコンバータ５は、この残差出力をＡ／Ｄ変換
して下位側のデジタル値として出力端子ＩＯから出力す
る。減算増幅器４て得られる残差出力は、上位Ａ／Ｄコ
ンバータ１゜てのＡ／Ｄ変換結果に含まれる量子化誤差
に比例しており、これを下位Ａ／Ｄコンバータ５によっ
てさらに細か＜　Ａ／Ｄ変換することにより、上位Ａ／
Ｄコンバータ１゜を単独で使用する場合に比べてより高
い分解能をもつディジタル値が得られる。

（発明が解決しようとする課題） 従来の上記構成の直並列比較型Ａ／Ｄコンバータでは、
第６図に示す上位Ａ／ＤコンバータＩ。

のラッチ回路１０７ａ−１０７ｚからの中間結果出力を
一旦アナログ化した後、さらに下位Ａ／Ｄコンバータ５
でＡ／Ｄ変換する関係上、Ｄ／Ａコンバータ３や減算増
幅器４が必要となる。これは、本例のような直並列比較
型Ａ／Ｄコンバータの場合に限らず、たとえば、第６図
に示すＡ／Ｄコンバータ１゜を適用して他の変換方式の
Ａ／Ｄコンバータを構成する場合にも逐次残差出力を利
用するから、同様にＤ／Ａコンバータ３や減算増幅器４
が必要となる。

このように、並列比較型のＡ／Ｄコンバータ１０の残差
出力を利用する場合には、従来技術では、Ｄ／Ａコンバ
ータ３や減算増幅器４が不可欠であり、そのため、素子
数や消費電力の増加を招くばかりでなく、Ｄ／Ａコンバ
ータ３や減算増幅器４の誤差が残差出力に重畳され、誤
差の増大を招いていた。

この発明は上記のような問題点を解消するためになされ
たもので、誤差が少なく、素子数や消費電力の少ないＡ
／Ｄコンバータを得ることを目的とする。

（課題を解決するための手段） 本発明は、上述の目的を達成するため、次の構成を採る
。

すなわち、第１の発明に係る並列比較型Ａ／Ｄコンバー
タでは、アナログ信号入力に対して並列に接続された差
動増幅器と、これらの各差動増幅器の出力に基づいてア
ナログ信号入力レベルを判別するレベル判別回路と、こ
のレベル判別回路の出力に基づいて所定のコードに変換
したデジタル値を出力するデコーダとを備えるとともに
、これに加えて、前記レベル判別回路の判別出力に基づ
いて前記各差動増幅器の出力を選択的に取り出すスイッ
チ手段を、前記差動増幅器に対して個別に設け、かつ、
これらのスイッチ手段の各出力部を単一の残差出力端子
に共通に接続している。

また、第２の発明に係る直並列比較型Ａ／Ｄコンバータ
では、第１の発明に係る並列比較型Ａ／Ｄコンバータを
上位Ａ／Ｄコンバータとして設け、この上位Ａ／Ｄコン
バータの前記残差出力端子を下位Ａ／Ｄコンバータのア
ナログ入力端子に直結して構成している。

さらに、第３の発明に係る直並列比較型Ａ／Ｄコンバー
タでは、第２の発明に係る直並列比較型Ａ／Ｄコンバー
タを構成する下位Ａ／Ｄコンバータに、Ａ／Ｄ変換用の
高位側と低位側の各基準電圧を与える差動増幅器をそれ
ぞれ接続し、この両差動増幅器は、前記上位Ａ／Ｄコン
バータを構成する前記差動増幅器と同一の入出力特性を
持つように設定している。

（作用） 第１の発明に係る並列比較型Ａ／Ｄコンバータでは、レ
ベル判別回路の判別出力に基づいてスイッチ手段によっ
て各差動増幅器の出力が選択的に取り出され、これが単
一の残差出力端子からアナログの残差出力として直接的
に発生される。

したがって、アナログの残差出力を得るために、従来の
ようなＡ／Ｄコンバータと減算増幅器が不要となる。

第２の発明に係る直並列比較型Ａ／Ｄコンバータでは、
第１の発明に係る並列比較型Ａ／Ｄコンバータを上位Ａ
／Ｄコンバータとして用い、その残差出力端子が下位Ａ
／Ｄコンバータのアナログ入力端子に直接入力されるの
で、従来のようなＡ／Ｄコンバータや減算増幅器に起因
する誤差がなくなるとともに、回路構成も簡素化される
。

さらに、第３の発明に係る直並列比較型Ａ／Ｄコンバー
タでは、下位Ａ／Ｄコンバータの基準電圧が、上位Ａ／
Ｄコンバータの差動増幅器と同一の入出力特性をもっ差
動増幅器を用いて発生されるので、上位Ａ／Ｄコンバー
タの残差出力の最小値、最大値に適合した基準電圧を容
易に作り出すことができる。

（実施例） 第１図は本発明の実施例に係る直並列比較型Ａ／Ｄコン
バータの全体構成を示すブロック図であり、第５図に示
した従来例に対応する部分には、同一の符号を付す。

第１図において、■は上位Ａ／Ｄコンバータ、２は上位
Ａ／Ｄコンバータ１に備わる単一の残差出力端子、５は
下位Ａ／Ｄコンバータ、１５は下位Ａ／Ｄコンバータ５
の残差出力端子である。そして、上記の残差出力端子２
と残差入力端子１５とが直結されており、従来のＡ、　
／　Ｄコンバータや減算増幅器が省略されている。

第２図は上位Ａ／Ｄコンバータ１の詳細を示す構成図で
あり、第６図に示した従来例に対応する部分には、同一
の符号を付す。

第２図における上位Ａ／Ｄコンバータ１は、基本的には
並列比較型のものであって、その構成上の特徴は、レベ
ル判別回路１０２を構成するアンドゲート２０６ａａ、
　　２０６ａ〜２０６ｚとして３端子入力のものが使用
されており、各３端子入力アンドゲート２’０６ａａ、
　２０６ａ　〜２０６ｚの１つの入力端子がクロックパ
ルスの入力端子１０８に共通に接続されている。また、
最下位の分割抵抗１０３ａａの下端の接続点とアナログ
入力端子７とをそれぞれ接続した差動増幅器１０１ａａ
が設けられている。さらに、レベル判別回路１０２の各
３端子入力アンドゲート２０６ａａ、２０６ａ　〜２０
６ｚの判別出力に基づいて各差動増幅器１０１ａ〜１０
１ｚの出力を選択的に取り出すスイッチ手段（スイッチ
回路）２０１ａａ、２０１ａ　〜２０１ｚが、各々の差
動増幅器１０１ａａ、　　Ｉ　Ｏ１ａ−１０１ｚの出力
部に対して個別に接続されている。そして、これらのス
イッチ回路２０１ａａ、　２０　］ａ〜２０１ｚの各出
力部が上記の残差出力端子２に共通に接続されている。

その他の構成は、第６図に示した従来例の上位Ａ／Ｄコ
ンバータのものと同様であるから説明を省略する。

次に、上記構成の直並列比較型Ａ／Ｄコンバータの動作
を説明する。

アナログ信号は、上位Ａ／Ｄコンバータ１のアナログ入
力端子７に加えられる。分割抵抗１０３ａａおよび１０
３ａ−１０３ｚにより、高位側および低位側の基準電圧
印加端子１１．１２間の電圧（（Ｖ　ＲＥＦ＋）−（Ｖ
　ＲＥＦ−乃が等しく　Ｖ　ＬＳＢｉ、：分割されて各
タップ電圧Ｖｔａ−Ｖｔｚとなる。そして、各タップ電
圧Ｖｔａ〜Ｖｔｚとアナログ入力端子７からのアナログ
入力電圧Ｖｉｎとがそれぞれ個別に差動増幅器１０１ａ
−１０１ｚによって比較されてその差分が増幅される。

また、最下位の差動増幅器１０１ａａについては、アナ
ログ入力電圧Ｖｉｎと低位側の基準電圧ＶＲＥＦ−とか
比較されてその差分が増幅される。最下位の差動増幅器
１０１ａａを除き、残りの各差動増幅器１０１ａ〜１０
１Ｚの出力は、次段のラッチ回路１０７ａ−１０７ｚに
よって、クロ、ツク入力端子１０８からのクロックパル
スに同期して同時にラッチされる。したがって、ラッチ
回路１０７ａ−１０７ｚの出力は、アナログ入力電圧■
ｉｎが各タップ電圧より大きい場合にはＨレベル、逆の
場合にはＬレベルとなる。

一方、クロック入力端子１０８からのクロックパルスは
、レベル判別回路１０２の各３端子入力アントゲート２
０６ａａ、２０６ａ〜２０６ｚに加えられるので、その
タイミングによって全ての３端子人力アンドゲート２０
６ａａ、２０６ａ〜２０６ｚは同時にイネーブル状態と
なり、従来例と同じく、ラッチ回路１０７ａ〜１０７Ｚ
の出力群におけるＨレベルとＬレベルの境目が検出され
る。たとえば、アナログ入力電圧Ｖｉｎが分割抵抗１０
３ｂの上端のタップ電圧ＶｔＣより低く、同じ分割抵抗
１０３ｂの下端のタップ電圧ｖｔｂよりも高い場合（Ｖ
ｔｂ＜Ｖ　ｉｎ＜　Ｖ　ｔｃ）には、下位の２つのラッ
チ回路１０７ａ１０７ｂの出力が共にＨレベル、これら
のラッチ回路１０７ａ、１０７ｂより上位のラッチ出力
は全てＬレベルとなるから、符号２０６ｂで示す３端子
入力アンドゲートの出力のみがＨレベルとなる。

このようにして、レベル判別回路１０２から出力される
Ｈレベルの信号かエンコーダ１０５に与えられるととも
に、この信号によってスイッチ回路２０１ａａおよび２
０１ａ−２０１ｚのうちの１つたけか導通する。たとえ
ば、上記の例では、符号２０６ｂの３端子入力アントケ
ートの出ノＪのみＨレベルになっているから、これに対
応するスイッチ回路２０１ｂのみがオンする。したがっ
て、このスイッチ回路２０１ｂに接続された差動増幅器
１０１ｂの出力のみが選択される（第４図（ａ）では曲
線３０１ｂが選択される）。そして、これが残差出力と
して残差出力端子２から構成される装置お、アナログ入
力電圧Ｖｉｎが最下位の分割抵抗１０３ａａの上端のタ
ップ電圧Ｖｔａより低い場合（Ｖｉｎ＜　Ｖ　ｔａ）に
は、全てのラッチ回路１０７ａ−１０７Ｚの出力がＬレ
ベルになるから、最下位の差動増幅器１０１ａａの出力
のみがアナログの残差出力として取り出される。

このようにして得られた残差出力は、第４図（ｂ）に示
すようになり、従来例の場合と同様に、上位Ａ／Ｄコン
バータ１の量子化誤差に比例した量となる。

なお、クロック入力端子１０８からクロックパルスがレ
ベル判別回路１０２に与えられていない場合には、３端
子入力アンドゲート２０６ａａ１２０６ａ〜２０６Ｚの
出力はすべてＬレベル（ディスエーブル状態）となって
スイッチ回路２０１　ａａ。

２０１ａ〜２０１ｚはすべて遮断される。したがって、
特定のスイッチ回路が導通することによって、差動増幅
器１０１ａａ、　　ｌ　０１ａ−１０１ｚの負荷容量の
均一性が崩れ誤動作を起こすといった不具合を未然に防
ぐことができる。

上位Ａ／Ｄコンバータｌの残差出力端子２から出力され
るアナログの残差出力は、直接、下位Ａ／Ｄコンバータ
５のアナログ入力端子に加えられてデジタル値に変換さ
れる。このＡ／Ｄ変換の際に、下位Ａ／Ｄコンバータ５
の高位側と低位側の各基準電圧印加端子１３．１４に対
して与える各基準電圧としては、上位Ａ／Ｄコンバータ
ｌの残差出力電圧のレベルに適合するように、高位側を
残差出力電圧の最大値Ｖ　ｍａＸ、低位側を残差出力電
圧の最小値Ｖ　ｗｉｎにそれぞれ設定する必要がある。

ここで、上位Ａ／Ｄコンバータｌの残差出力電圧の最大
値Ｖ　ｍａｘは、一つの差動増幅器の両入力端子に加わ
る電位の差が一つの分割抵抗に生じる電圧降下Ｖ　ＬＳ
Ｂ分に等しいときに（たとえば、差動増幅器１０１ｂに
おいて、Ｖ　１ｎ−Ｖｔｂ＝　Ｖ　ＬＳＢのとき）、当
該差動増幅器の出力に現れる電位Ａ・Ｖ　ＬＳＢ（ただ
し、Ａは各差動増幅器１０１ａａ、１０１ａ−１０１ｚ
の増幅率）に関係する。すなわち、Ｖ　ｍａｘ＝　Ａ　
−Ｖ　ＬＳＢ＋　Ｖ　ｏｃ（ただし、Ｖｏｃは上位Ａ／
Ｄコンバータ１の一つの差動増幅器の両入力端子に加わ
る電位の差か等しい場合の出力電圧）となる。また、上
位Ａ／Ｄコンバータｌの残差出力の最小値Ｖｍｉｎは、
一つの差動増幅器の両入力端子に加わる電圧が互いに等
しいときに（たとえば、差動増幅器１０１ｂにおいてＶ
ｉｎ−Ｖｔｂ＝０のとき）、当該差動増幅器の出力に現
れる電位Ｖｏｃである。すなわち、Ｖ　ｍ１ｎ＝　Ｖ　
ｏｃとなる。

下位Ａ／Ｄコンバータ５に対して、このような基準電圧
Ｖ　ｗａｘ、　Ｖ　ｍｉｎを設定するには、第３図に示
す構成により実現することができる。すなわち、下位Ａ
／Ｄコンバータ５の各基準電圧印加端子１３．１４に対
して、上位Ａ／ＤコンバータＩを構成する各差動増幅器
１０１ａａＳ１０１ａ−１，０１ｚと同一の人出力特性
を持っ差動増幅器１０１　ｒａ。

１０１ｒｂをそれぞれ接続する。そして、上位Ａ／Ｄコ
ンバータｌの基準電圧の中間値Ｖｍ（＝（（ＶＲＥＦ＋
）＋　（ｖ　ＲＥＦ−））　／　２　）が下位側の差動
増幅器１０１ｒｂの入力端の両方および上位側の差動増
幅器１０１ｒａの一方の入力端子に印加され、上位側の
差動増幅器１０１ｒａの他方の入力端子には、上記の中
間値ＶｍよりもさらにＶ　ＬＳＢ分たけ高い電圧（Ｖ　
ｍ＋　Ｖ　ＬＳＢ）が印加されている。上述のように、
両差動増幅器１０１ｒａ、ｌ０１ｒｂは、上位Ａ／Ｄコ
ンバータｌの各差動増幅器１０１ａａ、１０１ａ〜１０
１ｚの入出力特性に等しく設定されている。

したがって、下位側の差動増幅器１０１ｒｂの両入力端
子の電圧差はないので、その出力はＶｏｃとなる。また
、上位側の差動増幅器１０１ｒａの両入力端子の電圧差
はＶ　ＬＳＢであるから、その出力はＡ・Ｖ　ＬＳＢ＋
　Ｖ　ｏｃとなる。その結果、上位側と下位側の基準電
圧印加端子１３．１４に加わる基準電圧は、上位Ａ／Ｄ
コンバータｌて発生する残差出力の最大値Ｖ　ｍａＸお
よび最小値Ｖ　ｍｉｎと一致し、下位でのＡ／Ｄ変換が
正しく行なわれる。

なお、上記の実施例において、下位Ａ／Ｄコンバータ５
の種類は、特に限定されるものではなく、たとえば、並
列比較型のものや、逐次比較型のもを適宜使用すること
ができる。

また、上記の実施例では上位と下位の２段階のＡ／Ｄ変
換方式について述べたが、Ｎ（Ｎは２以上の整数）段階
のＡ／Ｄ変換方式において、その一部もしくは総てのＡ
／Ｄコンバータに適用しても効果がある。

さらに、上記の実施例では、各段階のＡ／Ｄコンバータ
ｌ、５は物理的に異なる回路で構成されているが、同一
ハードウェアを用いて巡回的に各段階のＡ／Ｄ変換を行
なう構成に適用しても効果がある。たとえば、上位側に
用いた並列比較型のＡ　／　Ｄ　：］　ンバータｌのア
ナログ入力端子７と残差出力端子２とをサンプリングホ
ールド回路を介して接続して巡回型のＡ／Ｄコンバータ
を構成する場合にも本発明は有効である。

（発明の効果） この発明に係るＡ／Ｄコンバータは、次の効果を奏する
。

（ｉ）　　第１の発明に係る並列比較型のＡ／Ｄコンバ
ータは、残差出力端にアナログの残差出力が直接的に発
生するので、従来のようなり／Ａコンバータや減算増幅
器を省略することができる。

（１１）第２の発明に係る直並列比較型Ａ／Ｄコンバー
タでは、第１の発明に係る並列比較型Ａ／Ｄコンバータ
を上位Ａ／Ｄコンバータとして用い、その残差出力端子
が下位Ａ／Ｄコンバータのアナログ入力端子に直接入力
されるので、従来のようなＡ／Ｄコンバータや減算増幅
器に起因する誤差がなくなるとともに、回路構成も簡素
化され、消費電力も低減される。

（ｉｉｉ）　　第３の発明に係る直並列比較型Ａ／Ｄコ
ンバータでは、下位Ａ／Ｄコンバータの基準電圧か、上
位Ａ／Ｄコンバータの差動増幅器と同一の入出力特性を
もつ差動増幅器を用いて発生されるので、上位Ａ／Ｄコ
ンバータの残差出力の最小値、最大値に適合した基準電
圧を容易に作り出すことができる。

【図面の簡単な説明】

第１図ないし第４図は本発明の実施例を示すもので、第
１図は直並列比較型Ａ／Ｄコンバータの構成を示すブロ
ック図、第２図は第１図の上位Ａ／Ｄコンバータとして
用いる並列比較型Ａ／Ｄコンバータの構成図、第３図は
下位Ａ／Ｄコンバータ５に対する基準電圧の発生部の回
路図、第４図は上位Ａ／Ｄコンバータを構成する差動増
幅器のアナログ入力電圧に対する出力電圧ならびに残差
出力電圧の関係を示す特性図である。 第５図ないし第７図は従来例を示すもので、第５図は直
並列比較型Ａ／Ｄコンバータの構成を示すブロック図、
第６図は第５図の上位Ａ／Ｄコンバータとして用いる並
列比較型Ａ／Ｄコンバータの構成図、第７図は直並列比
較型Ａ／Ｄコンバータに使用されるＤ／Ａコンバータの
アナログ入力電圧との関係と、減算増幅器４に加えられ
るアナログ入力電圧と減算増幅器の出力電圧の関係とを
示す特性図である。 ｌ・・・上位Ａ／Ｄコンバータ（並列比較型Ａ／Ｄコン
バータ）、２・・・残差出力端子、４・・下位Ａ／Ｄコ
ンバータ、１０１ａａおよび１０１ａ　〜１０１ｚ・・
・差動増幅器、１０２　レベル判別回路、１０５・・・
デコーダ、２０ｉａａおよび２０１　ａ　〜２０１　ｚ
−・・スイッチ手段（スイッチ回路）、１０６ｒａ、１
０６ｒｂ・・差動増幅器。 なお、図中、同一符号は同一あるいは相当部を示す。

Claims (3)

【特許請求の範囲】
1. （１）アナログ信号入力に対して並列に接続された差動
   増幅器と、これらの各差動増幅器の出力に基づいてアナ
   ログ信号入力レベルを判別するレベル判別回路と、この
   レベル判別回路の出力に基づいて所定のコードに変換し
   たデジタル値を出力するデコーダとを備えた並列比較型
   Ａ／Ｄコンバータにおいて、 前記レベル判別回路の判別出力に基づいて前記各差動増
   幅器の出力を選択的に取り出すスイッチ手段を、前記差
   動増幅器に対して個別に設け、かつ、これらのスイッチ
   手段の各出力部を単一の残差出力端子に共通に接続した
   ことを特徴とする並列比較型Ａ／Ｄコンバータ。
2. （２）請求項１記載の並列比較型Ａ／Ｄコンバータを上
   位Ａ／Ｄコンバータとして設け、この上位Ａ／Ｄコンバ
   ータの前記残差出力端子を下位Ａ／Ｄコンバータのアナ
   ログ入力端子に直結してなる直並列比較型Ａ／Ｄコンバ
   ータ。
3. （３）請求項２記載の直並列比較型Ａ／Ｄコンバータに
   おいて、 前記下位Ａ／Ｄコンバータには、Ａ／Ｄ変換用の高位側
   と低位側の各基準電圧を与える差動増幅器がそれぞれ接
   続され、この両差動増幅器は、前記上位Ａ／Ｄコンバー
   タを構成する前記差動増幅器と同一の入出力特性を持つ
   ように設定されていることを特徴とする直並列比較型Ａ
   ／Ｄコンバータ。