JPS6181031A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS6181031A JPS6181031A JP20333584A JP20333584A JPS6181031A JP S6181031 A JPS6181031 A JP S6181031A JP 20333584 A JP20333584 A JP 20333584A JP 20333584 A JP20333584 A JP 20333584A JP S6181031 A JPS6181031 A JP S6181031A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号を高速かつ高分解能で、ディジ
クル１３号に変換するＡ／Ｄ変換器に関し、更に詳しく
は、量子化と団子化減算を操り返して、高分解能を（与
るＡ／Ｄ変換器に関する。
クル１３号に変換するＡ／Ｄ変換器に関し、更に詳しく
は、量子化と団子化減算を操り返して、高分解能を（与
るＡ／Ｄ変換器に関する。
（従来の技術）
第４図は、従来のこの種のＡ／Ｄ変換器の−例を示す接
続図である。入力端子１に印加される入力電圧Ｖｉｎは
、入力抵抗Ｒ１０，増幅器ＡＭＰ、増幅器△ＭＰの帰還
回路に接続されるサンプルホールド回路５ｔ−１１，抵
抗１６Ｒ１−構成された反転増幅器２により、逐次比較
動作を行なう。
続図である。入力端子１に印加される入力電圧Ｖｉｎは
、入力抵抗Ｒ１０，増幅器ＡＭＰ、増幅器△ＭＰの帰還
回路に接続されるサンプルホールド回路５ｔ−１１，抵
抗１６Ｒ１−構成された反転増幅器２により、逐次比較
動作を行なう。
この結果、入力電圧ｖｉｎに対応した入力電流（Ｖ ｉ
ｎ／ Ｒｉｎ）と、抵抗ｒ〜１６ｒ及びスイッチで構成
されたＤ７／Δ変換器３の出力電流との差に対応する出
力電圧を、サンプルホールド回路ＳＨ１の出力として得
る。このサンプルホールド回路ＳＨ１の出力電圧を、ス
イッチＳ１を開くことによりホールドした後、このホー
ルド電圧を、抵抗Ｒ０増幅器ＡＭＰ、サンプルホールド
回路ＳＨ２゜抵抗１６Ｒで構成される反転増幅器２に入
力し、前記と同様の逐次比較動作を行ない、サンプルホ
ールド回路Ｓ Ｈ２の出力電圧をホールドする。同様の
動作を繰り返すことによって、±４ ｂｉｔのｍ′９
子化と、減障、１１３の増幅を繰り返して、高
分１″ 解能のディジタル信号を得るものである。
ｎ／ Ｒｉｎ）と、抵抗ｒ〜１６ｒ及びスイッチで構成
されたＤ７／Δ変換器３の出力電流との差に対応する出
力電圧を、サンプルホールド回路ＳＨ１の出力として得
る。このサンプルホールド回路ＳＨ１の出力電圧を、ス
イッチＳ１を開くことによりホールドした後、このホー
ルド電圧を、抵抗Ｒ０増幅器ＡＭＰ、サンプルホールド
回路ＳＨ２゜抵抗１６Ｒで構成される反転増幅器２に入
力し、前記と同様の逐次比較動作を行ない、サンプルホ
ールド回路Ｓ Ｈ２の出力電圧をホールドする。同様の
動作を繰り返すことによって、±４ ｂｉｔのｍ′９
子化と、減障、１１３の増幅を繰り返して、高
分１″ 解能のディジタル信号を得るものである。
〈発明が解決しようとする問題）
このような構成の従来のＡ／Ｄ変換器においては、Δ／
／Ｄ変換に要する時間が、反転増幅器２を構成している
スイッチＳｌ、Ｓ２．サンプルホールド回路ＳＨ１，Ｓ
Ｈ２，スイッチ３ｅ１．３ｃ４テ形成されるループにお
ける各ループの切り替え時の１！定時間や、逐次比較動
作の完了するのに必要な時間で制約を受け、このため高
速Ａ／Ｄ変換を行なう上で問題があった。
／Ｄ変換に要する時間が、反転増幅器２を構成している
スイッチＳｌ、Ｓ２．サンプルホールド回路ＳＨ１，Ｓ
Ｈ２，スイッチ３ｅ１．３ｃ４テ形成されるループにお
ける各ループの切り替え時の１！定時間や、逐次比較動
作の完了するのに必要な時間で制約を受け、このため高
速Ａ／Ｄ変換を行なう上で問題があった。
本発明は、このような従来技術における問題点に鑑みて
なされたもので、その目的は、高速かつ高分解能なＡ／
Ｄ変換器を簡単な構成で実現しようとするものである。
なされたもので、その目的は、高速かつ高分解能なＡ／
Ｄ変換器を簡単な構成で実現しようとするものである。
（問題点を解決するための手段）
このような問題点を解決する本発明は、入力信号をサン
プルホールドする第１のサンプルホールド回路、この第
１のサンプルホールド回路の出力信号をサンプルホール
ドしその出力をスイッチを介して前記第１のサンプルホ
ールド回路の入力側に与える第２のサンプルホールド回
路、前記第１゜第２のサンプルホールド回路の入力端と
出力端間にそれぞれ等しい（■の抵抗（Ｒ）を介して直
列に接続されたν訂３■抵抗（Ｒｆ、Ｒｆ’）、この帰
還抵抗を介して冑られる前記第１．第２のサンプルホー
ルド回路の出力を、＾）子化する量子化手段、この量子
化手段の出力に応じたアナログ信号を得るＤ／Ａ変換手
段、このＤ／Ａ変換手段の出力を前記第１．第２のサン
プルホールド回路の入力側に与えて吊子七′ｆＡ咋を行
う回路手段を備え、量子化とｍ子化減算とを所定回ｖｌ
繰り返してディジタル信号を１憚るようにしたことを特
徴とするものである。
プルホールドする第１のサンプルホールド回路、この第
１のサンプルホールド回路の出力信号をサンプルホール
ドしその出力をスイッチを介して前記第１のサンプルホ
ールド回路の入力側に与える第２のサンプルホールド回
路、前記第１゜第２のサンプルホールド回路の入力端と
出力端間にそれぞれ等しい（■の抵抗（Ｒ）を介して直
列に接続されたν訂３■抵抗（Ｒｆ、Ｒｆ’）、この帰
還抵抗を介して冑られる前記第１．第２のサンプルホー
ルド回路の出力を、＾）子化する量子化手段、この量子
化手段の出力に応じたアナログ信号を得るＤ／Ａ変換手
段、このＤ／Ａ変換手段の出力を前記第１．第２のサン
プルホールド回路の入力側に与えて吊子七′ｆＡ咋を行
う回路手段を備え、量子化とｍ子化減算とを所定回ｖｌ
繰り返してディジタル信号を１憚るようにしたことを特
徴とするものである。
（実施例）
以下、本発明の実施例を図面を用いて詳細に説明する。
、第１図は、本発明に係るＡ／Ｄ変換器の一例を示ｔｆ
Ｘ成接続図である。図において、１は入力信号Ｖｉｎが
印加される入力端子、Ｒｉｎは入力抵抗、Ｒは抵抗、Ｓ
Ｈｌは入力抵抗Ｒｉｎ、抵抗Ｒを介して入力信号ｖｉｎ
をサンプルホールドする第１のサンプルホールド回路で
、アンプＡＭＰ１゜スイッチＳＷ１．ホールド用コンデ
ンサＣ１及び出力バッファアンプＡＭＰ２で構成されて
いる。
Ｘ成接続図である。図において、１は入力信号Ｖｉｎが
印加される入力端子、Ｒｉｎは入力抵抗、Ｒは抵抗、Ｓ
Ｈｌは入力抵抗Ｒｉｎ、抵抗Ｒを介して入力信号ｖｉｎ
をサンプルホールドする第１のサンプルホールド回路で
、アンプＡＭＰ１゜スイッチＳＷ１．ホールド用コンデ
ンサＣ１及び出力バッファアンプＡＭＰ２で構成されて
いる。
ＳＨ２は第１のサンプルホールド回路Ｓ Ｈ１の出力Ｖ
ｓｈｌを抵抗Ｒを介して人力する第２のサンプルホール
ド回路で、アンプＡＭＰ３．スイッチＳＷ２．ホールド
用コンデンサＣ２及び出力バッフ７アンプＡＭＰ４で構
成されている。この第２のサンプルホールド回路５）（
２の出力Ｖ ｓｈ２は、スイッチ３ｉｎ及び抵抗Ｒを介
して第１のサンプルホールド回路ＳＨ１の入力端に与え
られる。
ｓｈｌを抵抗Ｒを介して人力する第２のサンプルホール
ド回路で、アンプＡＭＰ３．スイッチＳＷ２．ホールド
用コンデンサＣ２及び出力バッフ７アンプＡＭＰ４で構
成されている。この第２のサンプルホールド回路５）（
２の出力Ｖ ｓｈ２は、スイッチ３ｉｎ及び抵抗Ｒを介
して第１のサンプルホールド回路ＳＨ１の入力端に与え
られる。
Ｒｆはいずれも第１．第２のサンプルホールド回路ＳＨ
１，ＳＨ２の入力端と出力端間に、それぞれ等しい値の
抵抗Ｒを介して直ＪＩＪに接続された２個の帰還抵抗で
ある。
１，ＳＨ２の入力端と出力端間に、それぞれ等しい値の
抵抗Ｒを介して直ＪＩＪに接続された２個の帰還抵抗で
ある。
２は２個の帰還抵抗Ｒ、ｆの共通接続点から１８られる
第１．第２のサンプルホールド回路５ｔ−１１゜ＳＨ２
の出力ＶＣを入力信号とし、これを量子化する量子化手
段である。この量子化手段２は、ここでは、正、負極性
の基準電圧±ＶＲ，この基準電圧±ＶＲを分圧する２１
（ｎは任意の整数で、この例では「１は３）個の等しい
抵抗ＲＤ、分圧された各参照電圧とサンプルホールド回
路ＳＨ１゜５１４２の出力ＶＣとを比較する２ｎ＋１＜
ここでは９ｔｉｌ）のコンパレータＣＭＰ１〜ＣＭＰ９
及び各コンパレークの出力をラッチづるフリップフロッ
プＦＦ１〜ＦＦ９で構成されている。
第１．第２のサンプルホールド回路５ｔ−１１゜ＳＨ２
の出力ＶＣを入力信号とし、これを量子化する量子化手
段である。この量子化手段２は、ここでは、正、負極性
の基準電圧±ＶＲ，この基準電圧±ＶＲを分圧する２１
（ｎは任意の整数で、この例では「１は３）個の等しい
抵抗ＲＤ、分圧された各参照電圧とサンプルホールド回
路ＳＨ１゜５１４２の出力ＶＣとを比較する２ｎ＋１＜
ここでは９ｔｉｌ）のコンパレータＣＭＰ１〜ＣＭＰ９
及び各コンパレークの出力をラッチづるフリップフロッ
プＦＦ１〜ＦＦ９で構成されている。
３はｆｆ１）子化手段２の出力に応じたアナログ信号を
１与るＤ２／Ａ変換手段で、量子化手段２における各フ
リップフロップ回路ＦＦ１〜ＦＦ９からの信号（Ｑｏ＝
Ｑ：４）を入力する制御ＩＳ埋回路３０と、この制御論
理回路３０によって駆動され、各参照電圧をスイッチし
て取り出す−スイツチＳＤ１〜ＳＤ９と、これらの各ス
イッチを介して取り出された信号をそれぞれ共通にして
入力するアンプ△ＭＰｄ１．ＡＭＰｄ２とで構成され、
各アンプの出力は、ｍ制御論理回路３０によって駆動さ
れるスイッチ３ｄｌ、 ３ｄ２及び抵抗Ｒ３を介して第
１又は第２のサンプルホールド回路ＳＨ１又はＳＨ２の
入力側に与えられる。
１与るＤ２／Ａ変換手段で、量子化手段２における各フ
リップフロップ回路ＦＦ１〜ＦＦ９からの信号（Ｑｏ＝
Ｑ：４）を入力する制御ＩＳ埋回路３０と、この制御論
理回路３０によって駆動され、各参照電圧をスイッチし
て取り出す−スイツチＳＤ１〜ＳＤ９と、これらの各ス
イッチを介して取り出された信号をそれぞれ共通にして
入力するアンプ△ＭＰｄ１．ＡＭＰｄ２とで構成され、
各アンプの出力は、ｍ制御論理回路３０によって駆動さ
れるスイッチ３ｄｌ、 ３ｄ２及び抵抗Ｒ３を介して第
１又は第２のサンプルホールド回路ＳＨ１又はＳＨ２の
入力側に与えられる。
制御論理回路３０は、Ｄ／Ａ変換手段３内の各スイッチ
の他、第１．第２のサンプルホールド回路内のスイッチ
ＳＷ１〜ＳＷ２や３ｉｎ等の駆動も制御する。
の他、第１．第２のサンプルホールド回路内のスイッチ
ＳＷ１〜ＳＷ２や３ｉｎ等の駆動も制御する。
このように構成した装置のｉｌＪ］作を次に第２図の動
作説明図を参照しながら説明づる。ここでは、±２ Ｂ
ｉｔの量子化手段を用いた場合を想定する。
作説明図を参照しながら説明づる。ここでは、±２ Ｂ
ｉｔの量子化手段を用いた場合を想定する。
制御′Ｉｌ論理回路３ｏは、これに辱えられるＡ／Ｄ変
換開始指令（Ｓ ｔａｒｔ Ｃｏｎｖ ）によって、
まず、第１のサンプルホールド回路ＳＨ１のスイッチＳ
Ｗ１を閉じる。他のスイッチは全て間とする。これによ
り、第１のサンプルホールド回路ＳＨ１は、入力信号Ｖ
ｉｎを入力抵抗Ｒｉｎ、抵抗Ｒを介してサンプルホール
ドし、出力端に（１）式で示される信号Ｖ ｓｈｌを出
力する。
換開始指令（Ｓ ｔａｒｔ Ｃｏｎｖ ）によって、
まず、第１のサンプルホールド回路ＳＨ１のスイッチＳ
Ｗ１を閉じる。他のスイッチは全て間とする。これによ
り、第１のサンプルホールド回路ＳＨ１は、入力信号Ｖ
ｉｎを入力抵抗Ｒｉｎ、抵抗Ｒを介してサンプルホール
ドし、出力端に（１）式で示される信号Ｖ ｓｈｌを出
力する。
Ｖｓｈｌ ＝−（２Ｒｆ＋Ｒ）−Ｖｉｎ／ （Ｒｉｎ＋
Ｒ）この時、帰還抵抗Ｒｆの共通接続点からは、（２）
式で示される信号ＶＣが出力される。
Ｒ）この時、帰還抵抗Ｒｆの共通接続点からは、（２）
式で示される信号ＶＣが出力される。
ＶＣ−−ＲＩ’ −Ｖｉｎ／ （Ｒｉｎ＋Ｒ）
（２）（２）式で示される信号ＶＣは、量子化手段２の
各コンパレータＣＭＰ１〜ＣＭＰ９に印加され、各参照
電圧±ｎ−ｖＲ／４（ｎはＯ〜４）と比較され量子化さ
れる。ゐり御論理回路３０は、この量子化出力を入力し
、Ｑ＋ｎが切り酔っている所を児て、Ｄ／Ａ変換手段３
内のスイッチＳＤ１〜ＳＤ９のうちの１つのスイッチを
閉じ、同時にスイッチＳｄｉを閉じる。このＤ／Ａ変換
手段３の出力は、抵抗ＲＳを介して第１のサンプルホー
ルド回路ＳＨ１の入力側に、ｍ子化減亦のために与えら
れる。この結末、第１のサンプルホールド回路Ｓト１１
の出力信号ＶＳ１１１は、（３）式の通りとなる。
（２）（２）式で示される信号ＶＣは、量子化手段２の
各コンパレータＣＭＰ１〜ＣＭＰ９に印加され、各参照
電圧±ｎ−ｖＲ／４（ｎはＯ〜４）と比較され量子化さ
れる。ゐり御論理回路３０は、この量子化出力を入力し
、Ｑ＋ｎが切り酔っている所を児て、Ｄ／Ａ変換手段３
内のスイッチＳＤ１〜ＳＤ９のうちの１つのスイッチを
閉じ、同時にスイッチＳｄｉを閉じる。このＤ／Ａ変換
手段３の出力は、抵抗ＲＳを介して第１のサンプルホー
ルド回路ＳＨ１の入力側に、ｍ子化減亦のために与えら
れる。この結末、第１のサンプルホールド回路Ｓト１１
の出力信号ＶＳ１１１は、（３）式の通りとなる。
５ｈ１
＝−（２Ｒｆ＋Ｒ）−Ｖｉｎ／ （Ｒｉｎ＋Ｒ）＋ （
２Ｒｆ＋Ｒ） ・（ｎ＋ −ＶＲ／４）／Ｒ３ここで
、第１のサンプルボールド回路ＳＨ１のスイッチＳＷ１
を間き、そのセトリング時間を経過した後に、第２のサ
ンプルホールド回路５１（２におけるスインｙ−３ｉｎ
と、スイッチＳＷ２を閉じ、他の全てのスイッチを開と
づる。以後、スイッチ３ｉｎは閉じたままとする。いま
、ＲＩ’＝ （３／２）・Ｒ，Ｒｓ＝＝Ｒｆとすると、
第２のリンプルホールド回路ＳＨ２の出力信号Ｖ ｓｈ
２は、（４）式の通りとなる。
２Ｒｆ＋Ｒ） ・（ｎ＋ −ＶＲ／４）／Ｒ３ここで
、第１のサンプルボールド回路ＳＨ１のスイッチＳＷ１
を間き、そのセトリング時間を経過した後に、第２のサ
ンプルホールド回路５１（２におけるスインｙ−３ｉｎ
と、スイッチＳＷ２を閉じ、他の全てのスイッチを開と
づる。以後、スイッチ３ｉｎは閉じたままとする。いま
、ＲＩ’＝ （３／２）・Ｒ，Ｒｓ＝＝Ｒｆとすると、
第２のリンプルホールド回路ＳＨ２の出力信号Ｖ ｓｈ
２は、（４）式の通りとなる。
Ｖｓｈ２ ＝−４ｘ （Ｒ−Ｖｉｎ／ （Ｒｉｎ＋Ｒ）
−ｎｌ −ＶＲ／６） ＜４＞前記と同様に
して、帰還抵抗Ｒ「の共通接続点からの信号ＶＣを量子
化手段２で量子化し、スイッチＳＤ１〜ＳＤ９のうちの
１つをこの量子化値に応じて閉じ、スイッチ３ｄ２を閉
じて、第２のサンプルホールド回路ＳＨ２の入力側に、
量子化域σのために与える。この結果、第２のサンプル
ホールド回路ＳＨ２の出力Ｖｓｈ２は、（５）式の通り
となる。
−ｎｌ −ＶＲ／６） ＜４＞前記と同様に
して、帰還抵抗Ｒ「の共通接続点からの信号ＶＣを量子
化手段２で量子化し、スイッチＳＤ１〜ＳＤ９のうちの
１つをこの量子化値に応じて閉じ、スイッチ３ｄ２を閉
じて、第２のサンプルホールド回路ＳＨ２の入力側に、
量子化域σのために与える。この結果、第２のサンプル
ホールド回路ＳＨ２の出力Ｖｓｈ２は、（５）式の通り
となる。
ＶＳｔ＋２
＝ ４Ｘ［−４Ｘ（Ｒ−Ｖｉｎ／（Ｒｉｎ＋Ｒ）−ｎ
１・Ｖ Ｒ／ ６ ） −ｎ ２ ・Ｖ Ｒ／ ６
］以上の動作を例えばｍ回繰り返すと、第２のり一ンブ
ルホールド回路５１４２の出力信号（第１のサンプルホ
ールド回路ＳＨ１の入力信号に対応）Ｖｓｈｍは、（６
）式の通りとなる。
１・Ｖ Ｒ／ ６ ） −ｎ ２ ・Ｖ Ｒ／ ６
］以上の動作を例えばｍ回繰り返すと、第２のり一ンブ
ルホールド回路５１４２の出力信号（第１のサンプルホ
ールド回路ＳＨ１の入力信号に対応）Ｖｓｈｍは、（６
）式の通りとなる。
ＶＳｈｎｌ ＝ （−４＞ｒｒｌ （Ｒ
−Ｖｉｎ／ （Ｒｉｎ＋ Ｒ）（−４）”
＋ｌ”１１ ・ ＶＲ／６−（−４）’−’ −
ｎ ２ − ＶＲ／６−− （−４戸−’−ｎｋ −
ＶＲ／６・・・・・・−（−４＞ｎ１Ｉｌ −ＶＲ／６ ここで１分子化した結果が、ｎｍ＋１であれば、Ｍ子化
誤差をδとＪｏると、（７）式の関係が成り立つ。
−Ｖｉｎ／ （Ｒｉｎ＋ Ｒ）（−４）”
＋ｌ”１１ ・ ＶＲ／６−（−４）’−’ −
ｎ ２ − ＶＲ／６−− （−４戸−’−ｎｋ −
ＶＲ／６・・・・・・−（−４＞ｎ１Ｉｌ −ＶＲ／６ ここで１分子化した結果が、ｎｍ＋１であれば、Ｍ子化
誤差をδとＪｏると、（７）式の関係が成り立つ。
Ｖｓｈｍ ＝ｎ ｍ＋１ −ＶＲ／６＋δ （
７）（０≦δ≦ＶＲ／６） 従って、ｎ、・・・ｎｍ−＋ｌにより、（８）式に示す
通り入力信＠ Ｖ １ｎＩｆｉａ子化される。
７）（０≦δ≦ＶＲ／６） 従って、ｎ、・・・ｎｍ−＋ｌにより、（８）式に示す
通り入力信＠ Ｖ １ｎＩｆｉａ子化される。
Ｖｉｎ −（Ｒｉｎ＋Ｒ） ・ （（ＶＲ／６＞／Ｒ
）・［ｎ＋ ＋ｎ２ ／ （−４）＋ｎ３ ／ （−４
） ２＋＋ｎｍ 、、／ （−４）ＩＴ′−１
＋ｎ ｍ＋１ ／ （−４＞”
＋ δ１（１／（ＶＲ／６）ｌ／（−４＞ｌＴ＋ ）第
３図は、本発明に係るＡ／Ｄ変換器の他の実施例を示す
接続図である。この実施例においては、量子化手段を、
帰還抵抗Ｒｆの共通接続点からの信号ＶＣと零レベルと
を比較するコンパレータＣＭ Ｐと、制ｇＩＩ論理回路
３０内に設けた逐次比較レジスフ３１とで構成するとと
もに、量子化した信号をＤ／Ａ変換器３、スイッチ３ｄ
ｌ、 Ｓｄ２を介して、第１．第２のサンプルホールド
回路Ｓ Ｈ１。
）・［ｎ＋ ＋ｎ２ ／ （−４）＋ｎ３ ／ （−４
） ２＋＋ｎｍ 、、／ （−４）ＩＴ′−１
＋ｎ ｍ＋１ ／ （−４＞”
＋ δ１（１／（ＶＲ／６）ｌ／（−４＞ｌＴ＋ ）第
３図は、本発明に係るＡ／Ｄ変換器の他の実施例を示す
接続図である。この実施例においては、量子化手段を、
帰還抵抗Ｒｆの共通接続点からの信号ＶＣと零レベルと
を比較するコンパレータＣＭ Ｐと、制ｇＩＩ論理回路
３０内に設けた逐次比較レジスフ３１とで構成するとと
もに、量子化した信号をＤ／Ａ変換器３、スイッチ３ｄ
ｌ、 Ｓｄ２を介して、第１．第２のサンプルホールド
回路Ｓ Ｈ１。
５ｔ−１２の入力側に与えるようにしたものである。
逐次比較方式によって量子化された分子化（直は、Ｄ／
Ａ変換器３を介して、第１のサンプルホールド回路ＳＨ
Ｉの入力側に与えられ、ここで、量子化１直と入力信号
Ｖｉｎの差信号をホールドする。以下、第２のサンプル
ホールド回路ＳＨ２をトラックモードとし、第１のサン
プルホールド回路５）１１にホールドされた差信号に対
し、第１図のものと同様にして量子化減算を操り）区し
、ディジタル信号を得る。
Ａ変換器３を介して、第１のサンプルホールド回路ＳＨ
Ｉの入力側に与えられ、ここで、量子化１直と入力信号
Ｖｉｎの差信号をホールドする。以下、第２のサンプル
ホールド回路ＳＨ２をトラックモードとし、第１のサン
プルホールド回路５）１１にホールドされた差信号に対
し、第１図のものと同様にして量子化減算を操り）区し
、ディジタル信号を得る。
（発明の効果）
以上説明したように、本発明は、２つのサンプルホール
ド回路を用いるもので、高速かつ高分解能なＡ／Ｄ変換
器をＩｙ？ｉ中な１１り成で実現できる。
ド回路を用いるもので、高速かつ高分解能なＡ／Ｄ変換
器をＩｙ？ｉ中な１１り成で実現できる。
第１図は本発明に係る装置の一例を示す接続図、第２図
はその動作を示す動作説明図、第３図は本発明の伯の実
施例を示す接続図、第４図は従来装置の接続図である。 １・・・入力端子 ２・・・量子化手段３・・・Ｄ
／Ａ変換手段 ３０・・・制御２１１論理回路
はその動作を示す動作説明図、第３図は本発明の伯の実
施例を示す接続図、第４図は従来装置の接続図である。 １・・・入力端子 ２・・・量子化手段３・・・Ｄ
／Ａ変換手段 ３０・・・制御２１１論理回路
Claims (2)
- （１）入力信号をサンプルホールドする第１のサンプル
ホールド回路、この第１のサンプルホールド回路の出力
信号をサンプルホールドしその出力をスイッチを介して
前記第１のサンプルホールド回路の入力側に与える第２
のサンプルホールド回路、前記第１、第２のサンプルホ
ールド回路の入力端と出力端間にそれぞれ等しい値の抵
抗（Ｒ）を介して直列に接続された帰還抵抗（Ｒｆ、Ｒ
ｆ）、この帰還抵抗を介して得られる前記第１、第２の
サンプルホールド回路の出力を量子化する量子化手段、
この量子化手段の出力に応じたアナログ信号を得るＤ／
Ａ変換手段、このＤ／Ａ変換手段の出力を前記第１、第
２のサンプルホールド回路の入力側に与えて量子化減算
を行う回路手段を備え、量子化と量子化減算とを所定回
数繰り返してディジタル信号を得るようにしたＡ／Ｄ変
換器。 - （２）量子化手段を、正負極性の基準電圧を分圧する２
＾ｎ個の等しい抵抗（ｎは任意の整数）と、これらの各
抵抗によって分圧された参照電圧と帰還抵抗を介して出
力される第１、第２のサンプルホールド回路の出力信号
とを比較する２＾ｎ＋１個のコンパレータとを含んで構
成するとともに、Ｄ／Ａ変換手段を、前記参照電圧を前
記量子化手段の量子化値に応じて取り出す複数個のスイ
ッチを含んで構成した特許請求の範囲第１項記載のＡ／
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333584A JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333584A JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181031A true JPS6181031A (ja) | 1986-04-24 |
| JPH0422369B2 JPH0422369B2 (ja) | 1992-04-16 |
Family
ID=16472307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20333584A Granted JPS6181031A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114720A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | Ａ／ｄ変換回路 |
| JPH03274918A (ja) * | 1990-03-26 | 1991-12-05 | Mitsubishi Electric Corp | Ａ／ｄコンバータ |
-
1984
- 1984-09-28 JP JP20333584A patent/JPS6181031A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114720A (ja) * | 1988-10-25 | 1990-04-26 | Nec Corp | Ａ／ｄ変換回路 |
| JPH03274918A (ja) * | 1990-03-26 | 1991-12-05 | Mitsubishi Electric Corp | Ａ／ｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422369B2 (ja) | 1992-04-16 |
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