JPH0327548A - 絶縁層分離基板およびこの基板を利用した半導体装置 - Google Patents
絶縁層分離基板およびこの基板を利用した半導体装置Info
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- JPH0327548A JPH0327548A JP1161240A JP16124089A JPH0327548A JP H0327548 A JPH0327548 A JP H0327548A JP 1161240 A JP1161240 A JP 1161240A JP 16124089 A JP16124089 A JP 16124089A JP H0327548 A JPH0327548 A JP H0327548A
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- Light Receiving Elements (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業」二の利用分野〕
この発明は、絶縁層分離基板（誘電体分離基板）、およ
び、この基板を用いた半導体装置に関する。
び、この基板を用いた半導体装置に関する。
半導体装置の製造に用いられる半導体基板として、第３
図（ｆ）にみるように、ポリシリコン層（支持体層）５
６の上に絶縁層５５で互いの間が電気的に分離された状
態にある半導体（単結晶）分離島６１が複数設けられて
いる糸色縁層分離基板（以下、通宜ｒＤＩ基板」と言う
）６０がある。
図（ｆ）にみるように、ポリシリコン層（支持体層）５
６の上に絶縁層５５で互いの間が電気的に分離された状
態にある半導体（単結晶）分離島６１が複数設けられて
いる糸色縁層分離基板（以下、通宜ｒＤＩ基板」と言う
）６０がある。
このＤＩ基板６０は、以下のようにして製造されるもの
である。
である。
第３図＋ａ＋にみるように、シリコンウエハ（Ｎシリコ
ン単結晶板）５０の表面に酸化膜（例えば、熱酸化１！
ｉｉ）５１を形威し、ついで、第３図（ｂｌにみるよう
に、この酸化膜５１に選択的エソチング処理を施し窓５
２の明いた酸化膜マスク５１′を形戒する。マスク５１
′を形威した後、異方１生二Ｌソチングを施し、第３図
（Ｃｌにみるように、シリコンウエハ５０表面に分離用
のＶ？Ｍ５３を形戒ずる。続いて、酸化膜マスク５１′
を一旦除去し、第３図（ｄ）にみるように、シリコンウ
エハ５０のＶｉ５３形威面に不純物を供給しＮ゛層５４
を形成しておいてから、絶縁酸化膜（絶縁層）５５で覆
うようにする。ついで、第３図ｔｅｌにみるように、砲
縁酸化膜５５の上に支持体層用ポリシリコン層５６を積
層形威した後、シリコンウエハ５０の裏面側からＶ溝５
３の底が露出するまで研磨すれば、第３図（ｆｌに示す
ＤＩ基板６０が完戊ずる。
ン単結晶板）５０の表面に酸化膜（例えば、熱酸化１！
ｉｉ）５１を形威し、ついで、第３図（ｂｌにみるよう
に、この酸化膜５１に選択的エソチング処理を施し窓５
２の明いた酸化膜マスク５１′を形戒する。マスク５１
′を形威した後、異方１生二Ｌソチングを施し、第３図
（Ｃｌにみるように、シリコンウエハ５０表面に分離用
のＶ？Ｍ５３を形戒ずる。続いて、酸化膜マスク５１′
を一旦除去し、第３図（ｄ）にみるように、シリコンウ
エハ５０のＶｉ５３形威面に不純物を供給しＮ゛層５４
を形成しておいてから、絶縁酸化膜（絶縁層）５５で覆
うようにする。ついで、第３図ｔｅｌにみるように、砲
縁酸化膜５５の上に支持体層用ポリシリコン層５６を積
層形威した後、シリコンウエハ５０の裏面側からＶ溝５
３の底が露出するまで研磨すれば、第３図（ｆｌに示す
ＤＩ基板６０が完戊ずる。
第４図は、このようにして得られたＤＩ基板を用いた半
導体装置７０である。半導体装置７０では、二重拡散型
電界効果１・ランジスタ（ＤＭＯＳ ＰＥＴ）７１とフ
ォ１・ダイオード７２がそれぞれ別の半導体分離島６１
に形威されている。そのため、二重拡散型電界効果トラ
ンジスタ７１とフォトダイオード７２間の電気的分離が
十分で相互干渉が抑制される。
導体装置７０である。半導体装置７０では、二重拡散型
電界効果１・ランジスタ（ＤＭＯＳ ＰＥＴ）７１とフ
ォ１・ダイオード７２がそれぞれ別の半導体分離島６１
に形威されている。そのため、二重拡散型電界効果トラ
ンジスタ７１とフォトダイオード７２間の電気的分離が
十分で相互干渉が抑制される。
しかしながら、上記半導体装置７０では前記のトランジ
スタ７１とフォ１・ダイオード７２のような異なる種類
の素子両方を同時に十分な特性のものとすることができ
ないという問題がある。この問題は、各半導体分離島の
深さが同しであることに起因している。
スタ７１とフォ１・ダイオード７２のような異なる種類
の素子両方を同時に十分な特性のものとすることができ
ないという問題がある。この問題は、各半導体分離島の
深さが同しであることに起因している。
フォトダイオード７２に対しては、深さが十分にある半
導体分離島６１が好ましい。光到達距離に見合うだけの
深さがあった方が光感度が高いからである。一方、トラ
ンジスタ７１に対しては半導体分離島６１の深さが余り
深くないことが好ましい。半導体分離島６１が余り深い
とオン抵抗が高くなってしまうからである。分離島６１
の底に抵抗の低いＮ゛層５４を設けてオン抵抗を下げる
ようにしても、出力電流主通路のうちに抵抗の高いＮ一
層部分がかなりの長さであるため、オン抵抗が十分に低
くなるようなことばない。１・ランジスタ７２としては
、半導体分離島６１には空乏層が拡がることができる程
度の深さがあれば十分である。
導体分離島６１が好ましい。光到達距離に見合うだけの
深さがあった方が光感度が高いからである。一方、トラ
ンジスタ７１に対しては半導体分離島６１の深さが余り
深くないことが好ましい。半導体分離島６１が余り深い
とオン抵抗が高くなってしまうからである。分離島６１
の底に抵抗の低いＮ゛層５４を設けてオン抵抗を下げる
ようにしても、出力電流主通路のうちに抵抗の高いＮ一
層部分がかなりの長さであるため、オン抵抗が十分に低
くなるようなことばない。１・ランジスタ７２としては
、半導体分離島６１には空乏層が拡がることができる程
度の深さがあれば十分である。
この発明は、上記事情に鑑み、半導体分離島の好適厚み
が異なる半導体素子をひとつの基板に設ける場合に、素
子それぞれに十分な特性を持たせるようにすることがで
き、かつ製造の容易な砲縁層分離基板、さらには、この
基板を用いた半導体装置を提供することを課題とする。
が異なる半導体素子をひとつの基板に設ける場合に、素
子それぞれに十分な特性を持たせるようにすることがで
き、かつ製造の容易な砲縁層分離基板、さらには、この
基板を用いた半導体装置を提供することを課題とする。
前記課題を解決するため、請求項１の絶縁層分離基板で
は、複数の半導体分離島のうちには、底全体が所定の深
さとなっている分離島のほかに、底の一部分は前記所定
の深さとなっているが他の部分はそれよりも盛り上がっ
て浅くなっている分離島とがあるようにしている。
は、複数の半導体分離島のうちには、底全体が所定の深
さとなっている分離島のほかに、底の一部分は前記所定
の深さとなっているが他の部分はそれよりも盛り上がっ
て浅くなっている分離島とがあるようにしている。
請求項ｌの絶縁層分離基板を用いる請求項２、３の半導
体装置では、光半導体素子と非光半導体素子が異なる半
導体分離島にそれぞれ形成されており、前記光半導体素
子のある半導体分離島は底全体が所定の深さとなってお
り、前記非光半導体素子のある半導体分離島は、その底
の一部分は前記所定の深さとなっているとともに他の部
分はそれよりも盛り上がって浅くなっていて、前記非光
半導体素子の出力電流主通路がその半導体分離島の底部
を通るようになっている。
体装置では、光半導体素子と非光半導体素子が異なる半
導体分離島にそれぞれ形成されており、前記光半導体素
子のある半導体分離島は底全体が所定の深さとなってお
り、前記非光半導体素子のある半導体分離島は、その底
の一部分は前記所定の深さとなっているとともに他の部
分はそれよりも盛り上がって浅くなっていて、前記非光
半導体素子の出力電流主通路がその半導体分離島の底部
を通るようになっている。
光半導体素子としては、例えば、フォトダイオード、フ
ォトセル等が例示され、非光半導体素子としては、例え
ば、二重拡散型電界効果Ｉ・ランジスタ、バイボーラト
ランジスタ、サイリスク等の半導体制御素子が挙げられ
るが、これらに限られない。光半導体素子と半導体制御
装素子は、一方が他方を制御するような関係であっても
よいし、互いに無関係であってもよい。
ォトセル等が例示され、非光半導体素子としては、例え
ば、二重拡散型電界効果Ｉ・ランジスタ、バイボーラト
ランジスタ、サイリスク等の半導体制御素子が挙げられ
るが、これらに限られない。光半導体素子と半導体制御
装素子は、一方が他方を制御するような関係であっても
よいし、互いに無関係であってもよい。
なお、請求項３記載の半導体装置の如く、非光半導体素
子が半導体制御素子であって、同素子の出力電流制御部
が複数の同一構造の電流制御ユニットからなるという場
合には、これら電流制御ユニソ］・を、分離島底の盛り
上がり部分に対して位置合せするようにする。
子が半導体制御素子であって、同素子の出力電流制御部
が複数の同一構造の電流制御ユニットからなるという場
合には、これら電流制御ユニソ］・を、分離島底の盛り
上がり部分に対して位置合せするようにする。
位置合せの態様は素子の種類によって異なる。
盛り上がり部分がユニノ１〜間に位置するようにしたり
、ユニットの真下に位置するようにしたりする。
、ユニットの真下に位置するようにしたりする。
請求項１の絶縁層分離基板では、半導体分離島のうちに
、底全体が所定の深さとなっている分Ｆ４１ｉ島と、底
の一部分は前記所定の深さとなっているが他の部分はそ
れよりも盛り上がっている分離島がある。この後者の分
離島は、底が局所的に盛り上がっていて、実質的に底の
浅い分離島として使うことができる。したがって、前者
の分離島を、分離島深さが深い方が好都合な半導体素子
用として使い、後者の分離島を、分離島深さが浅い方が
好都合な半導体素子用として使えば、それぞれの素子に
十分な特性を同時にもたせられる。
、底全体が所定の深さとなっている分Ｆ４１ｉ島と、底
の一部分は前記所定の深さとなっているが他の部分はそ
れよりも盛り上がっている分離島がある。この後者の分
離島は、底が局所的に盛り上がっていて、実質的に底の
浅い分離島として使うことができる。したがって、前者
の分離島を、分離島深さが深い方が好都合な半導体素子
用として使い、後者の分離島を、分離島深さが浅い方が
好都合な半導体素子用として使えば、それぞれの素子に
十分な特性を同時にもたせられる。
この絶縁層分離基板は製造も容易である。例えば、第１
図（ｂｌにみるように、分離用Ｖ溝５よりも浅いＶ溝５
′をも同時に形威するようにする程度ですの、この場合
、第１図（ｂｌにあるように、酸化膜２に、窓３ととも
に窓３′をも同時に明けることで可能となるため、特に
工程を１曽やず必要もないからである。
図（ｂｌにみるように、分離用Ｖ溝５よりも浅いＶ溝５
′をも同時に形威するようにする程度ですの、この場合
、第１図（ｂｌにあるように、酸化膜２に、窓３ととも
に窓３′をも同時に明けることで可能となるため、特に
工程を１曽やず必要もないからである。
請求項２、３の半導体装置では、光半導体素子（例えば
、フォトダイオード）が底の深さの十分な半導体分離島
に形威されていて、入射光を十分に利用することができ
るために光感度がよい。
、フォトダイオード）が底の深さの十分な半導体分離島
に形威されていて、入射光を十分に利用することができ
るために光感度がよい。
方、この光半導体素子により駆動される半導体制御素子
（例えば、トランジスタ）は、底が部分的に盛り上がっ
た分離島に形威され、出力電流主通路が分離島の底部を
通っているが、底が盛り上がっている分だけ通路長が短
くなるため、オン抵抗が低くなる。
（例えば、トランジスタ）は、底が部分的に盛り上がっ
た分離島に形威され、出力電流主通路が分離島の底部を
通っているが、底が盛り上がっている分だけ通路長が短
くなるため、オン抵抗が低くなる。
請求項３記載の半導体装置の如く、半導体制御素子とし
て、出力電流制御部が複数の同一構造の電流制御ユニソ
１・からなるという場合には、これら電流制御ユニソｌ
・を分離島底の盛り上がり部分に対して位置合せするよ
うにすれば、−Ｎ、オン抵抗が低くなる。
て、出力電流制御部が複数の同一構造の電流制御ユニソ
１・からなるという場合には、これら電流制御ユニソｌ
・を分離島底の盛り上がり部分に対して位置合せするよ
うにすれば、−Ｎ、オン抵抗が低くなる。
以下、この発明にかかる絶縁層分離基板および半導体装
置の実施例を説明する。
置の実施例を説明する。
まず、請求項１記載の絶縁層分離基板の一実施例につい
て、その製造の段階から説明する。
て、その製造の段階から説明する。
第１図（ａ）にみるように、シリコンウエハ（Ｎシリコ
ン単結晶板）■の表面に酸化膜（例えば、熱酸化１ｉｉ
ｉｉ）２を形威し、ついで、第ｌ図（ｂｌにみるように
、この酸化膜２に選択的エソチング処理を施し窓３、３
′の明いた酸化膜マスク４を形戒ずる。つまり、通常の
■溝形戊用窓３、３の間であって、分離島底において盛
り上げようとする部分に幅狭の窓３′を形成するのであ
る。続いて、異方性エソチングを施し、第１図（Ｃ）に
みるように、分離用のＶ溝５、５′を形戊する。同第１
図（Ｃ）にみるように、■溝５′は、窓３′幅が窓３幅
よりも狭い分、Ｖ ＩＶ１５よりも曳くなる。そして、
酸化欣マスク４を一旦除去し、第１図＋ｄｌにみるよう
に、シリコンウエハ１のＶ溝５、５′形戒面に不純物を
供給し抵抗の低いＮ″層６を形威しておいてから、例え
ば、熱酸化することにより絶縁酸化膜（絶縁層）７で覆
うようにずる。砲縁酸化膜７としては、例えば熱酸化膜
がある。絶縁酸化膜７の形威後、第１図［ｅｌにみるよ
うに、絶縁酸化膜７の上にポリシリコン層（支持体層）
８を８層形戊ずる。この後、シリコンウエハ１の裏面側
からＶ溝５の底が露出するまで研磨すれば、第１図（ｆ
ｌに示ずＤＩ基板１０が完威する。
ン単結晶板）■の表面に酸化膜（例えば、熱酸化１ｉｉ
ｉｉ）２を形威し、ついで、第ｌ図（ｂｌにみるように
、この酸化膜２に選択的エソチング処理を施し窓３、３
′の明いた酸化膜マスク４を形戒ずる。つまり、通常の
■溝形戊用窓３、３の間であって、分離島底において盛
り上げようとする部分に幅狭の窓３′を形成するのであ
る。続いて、異方性エソチングを施し、第１図（Ｃ）に
みるように、分離用のＶ溝５、５′を形戊する。同第１
図（Ｃ）にみるように、■溝５′は、窓３′幅が窓３幅
よりも狭い分、Ｖ ＩＶ１５よりも曳くなる。そして、
酸化欣マスク４を一旦除去し、第１図＋ｄｌにみるよう
に、シリコンウエハ１のＶ溝５、５′形戒面に不純物を
供給し抵抗の低いＮ″層６を形威しておいてから、例え
ば、熱酸化することにより絶縁酸化膜（絶縁層）７で覆
うようにずる。砲縁酸化膜７としては、例えば熱酸化膜
がある。絶縁酸化膜７の形威後、第１図［ｅｌにみるよ
うに、絶縁酸化膜７の上にポリシリコン層（支持体層）
８を８層形戊ずる。この後、シリコンウエハ１の裏面側
からＶ溝５の底が露出するまで研磨すれば、第１図（ｆ
ｌに示ずＤＩ基板１０が完威する。
このＤＩ基板１０は、ポリシリコンＮ（支持体層）８の
上に絶縁層７で電気的に分離された半導体（単結晶）分
離島１ｌ、１１′が設けられている。第１図（ｆ）にみ
るように、半導体分離島１１の底は全体が所定の深さと
なっており、一方、半導体分離島１１′の底は一部分が
所定の深さであるが他の部分はそれよりも浅くなってい
る。
上に絶縁層７で電気的に分離された半導体（単結晶）分
離島１ｌ、１１′が設けられている。第１図（ｆ）にみ
るように、半導体分離島１１の底は全体が所定の深さと
なっており、一方、半導体分離島１１′の底は一部分が
所定の深さであるが他の部分はそれよりも浅くなってい
る。
９
１０
続いて、請求項２の半導体装置の実施例（請求項３の半
導体′！Ａ置の実施例でもある）を、製逍段階の様子か
ら説明する。
導体′！Ａ置の実施例でもある）を、製逍段階の様子か
ら説明する。
半導体基板として、第２図（ａ）にみるように、第１図
（ａｌ〜ｆｆｌの如くにして製造したＤＩ基板１０を用
いる。
（ａｌ〜ｆｆｌの如くにして製造したＤＩ基板１０を用
いる。
そして、第２図（ｂｌにみるように、半導体分離品１ｌ
の表面にＰ領域２１を形成ずるとともに、半導体分離島
１１′の表面に二重拡散領域３１・・・を常法により形
戒する。各二重拡散領［３１はＰ領域３２とその表面に
形成されたＮ゛領域３３とからなる。
の表面にＰ領域２１を形成ずるとともに、半導体分離島
１１′の表面に二重拡散領域３１・・・を常法により形
戒する。各二重拡散領［３１はＰ領域３２とその表面に
形成されたＮ゛領域３３とからなる。
ついで、第２図（Ｃｌにみるように、絶縁層２５、電極
２６、２７やゲート電極３５、ソース電極３６およびド
レイン電極３７を設ければ、半導体装置が完或する。
２６、２７やゲート電極３５、ソース電極３６およびド
レイン電極３７を設ければ、半導体装置が完或する。
完或した半導体装置では、半導体分離島１１にフォトダ
イオードＰＤが形威され、半導体分離島１１’に二重拡
散型電界効果トランジスタ（以下「トランジスタＦＴｊ
と言う）が形戊されている。フォトダイオードＰＤは図
示外でトランジスタＦＴのゲート電極３５に接続されて
おり、トランジスタＦＴはフォトダイオードＰＤにより
駆動される。フォトダイオードＰＤ自体は光信号により
動作させられるものであることはいうまでもない。
イオードＰＤが形威され、半導体分離島１１’に二重拡
散型電界効果トランジスタ（以下「トランジスタＦＴｊ
と言う）が形戊されている。フォトダイオードＰＤは図
示外でトランジスタＦＴのゲート電極３５に接続されて
おり、トランジスタＦＴはフォトダイオードＰＤにより
駆動される。フォトダイオードＰＤ自体は光信号により
動作させられるものであることはいうまでもない。
フォトダイオードＰＤは、Ｐ層２１、Ｎ− ｊｔｉ Ｃ
ｉ層〉２２およびＮ”Ｎ２３からなるＰｉＮ構造の素子
となっている。
ｉ層〉２２およびＮ”Ｎ２３からなるＰｉＮ構造の素子
となっている。
一方、トランジスタＦＴは、出力電流制御部が複数の同
一のＭＩＳ構造の電流制御ユニットＵからなる。各電流
制御ユニットＵば、二重拡散領域３１およびゲート電極
３５で主として構威されており、Ｐ領域３２の表面部分
がチャネル用域ＣＨとなっていて、その上方に絶縁層を
介して設けられたゲート電極３５を備えることによりＭ
ＩＳ構造となっている。ゲー１一電極３５の電圧制御に
より、チャネルを開閉制御してソース電極３６とドレイ
ン電極３７の間を流れる出力電流（ソース・ドレイン間
電流）をコントロールするようになっ１ｌ １２ ている。
一のＭＩＳ構造の電流制御ユニットＵからなる。各電流
制御ユニットＵば、二重拡散領域３１およびゲート電極
３５で主として構威されており、Ｐ領域３２の表面部分
がチャネル用域ＣＨとなっていて、その上方に絶縁層を
介して設けられたゲート電極３５を備えることによりＭ
ＩＳ構造となっている。ゲー１一電極３５の電圧制御に
より、チャネルを開閉制御してソース電極３６とドレイ
ン電極３７の間を流れる出力電流（ソース・ドレイン間
電流）をコントロールするようになっ１ｌ １２ ている。
ソース電極３６から半導体分離島１１′に流れ込む出力
電流は、分離島底部にある低抵抗のＮ゛層３４を通りド
レイン電極３７に達する。つまり、半導体分離島１１′
の底部を主出力電流通路が通っており、そのため、トラ
ンジスタＦＴを一種の縦型タイプとみることもできる。
電流は、分離島底部にある低抵抗のＮ゛層３４を通りド
レイン電極３７に達する。つまり、半導体分離島１１′
の底部を主出力電流通路が通っており、そのため、トラ
ンジスタＦＴを一種の縦型タイプとみることもできる。
一方、低抵抗のＮ’層３４は分離島の底が盛り上がって
いる分だけ表面に近づいており、主電流通路の長さ、そ
れも高抵抗のＮ−層での長さが短くなっているため、オ
ン抵抗が低い。
いる分だけ表面に近づいており、主電流通路の長さ、そ
れも高抵抗のＮ−層での長さが短くなっているため、オ
ン抵抗が低い。
なお、トランジスタＦＴでは、電流制御ユニットＵが分
離島底の盛り上がり部分のほぼ中間に《るように位置合
せされている。このトランジスタＦＴでは、このように
位置合せするのがオン抵抗を低くする上で最も有効であ
る。
離島底の盛り上がり部分のほぼ中間に《るように位置合
せされている。このトランジスタＦＴでは、このように
位置合せするのがオン抵抗を低くする上で最も有効であ
る。
以上に述べたように、請求項１記載の絶縁層分離基板で
は、底全体が所定の深さとなっている分離島のほかに、
底の一部分は前記所定の深さとなっているが他の部分は
それよりも盛り上がって浅くなっている分離島の両方が
あるため、製造し易く、好適分離島深さの異なる複数種
類の半導体素子を同時に形成する場合にも、それぞれの
素子に十分な性能を持たセることかできる。
は、底全体が所定の深さとなっている分離島のほかに、
底の一部分は前記所定の深さとなっているが他の部分は
それよりも盛り上がって浅くなっている分離島の両方が
あるため、製造し易く、好適分離島深さの異なる複数種
類の半導体素子を同時に形成する場合にも、それぞれの
素子に十分な性能を持たセることかできる。
請求項２、３記載の発明の如く、底全体が所定の深さと
なっている分離島には光半導体素子を形威し、底の一部
分は前記所定の深さとなっているが他の部分はそれより
も盛り上がって浅くなっている分舗島に非光半導体素子
を形威ずれば、前者の光半導体素子の光感度は高くでき
ると同時に、後者の非光半導体素子のオン抵抗を低くで
きる。
なっている分離島には光半導体素子を形威し、底の一部
分は前記所定の深さとなっているが他の部分はそれより
も盛り上がって浅くなっている分舗島に非光半導体素子
を形威ずれば、前者の光半導体素子の光感度は高くでき
ると同時に、後者の非光半導体素子のオン抵抗を低くで
きる。
請求項３記載の発明の如く、半導体制御素子の出力電流
制御部が複数の同一構造の電流制御ユニッ１−からなり
、これら電流制御ユニットが、分離島底の盛り上がり部
分に対して位置合せされていると、オン抵抗を一層低く
することができる。
制御部が複数の同一構造の電流制御ユニッ１−からなり
、これら電流制御ユニットが、分離島底の盛り上がり部
分に対して位置合せされていると、オン抵抗を一層低く
することができる。
第１図＋ａ）〜（ｆ）は、請求項１の絶縁層分離基板の
一例を製造するときの様子を工程順に説明するた１３ １４ めの概略断面図、第２図（ａｌ〜（Ｃｌは、請求項２、
３の半導体装置の一例を製造するときの様子を工程順に
説明するための柵略断面図、第３図（ａｌ〜（ｆ）ば、
従来の砲縁層分離基板を製造するときの様子を工程順に
説明するための概１１１ＰＩ断面図、第４図は、従来の
半導体装置の概略断面図である。 ６・・・絶縁屓 ８・・・ポリシリコンＮ（支持体層）
１１・・・底全体が所定の深さとなっている分離島１１
′・・・底の一部分は前記所定の深さとなっているが他
の部分はそれよりも盛り上がって浅くなっている分離島 ＰＤ・・・フォトダイオード（光半導体素子）ＦＴ・・
・１・ランジスタ（半導体制御素子）Ｕ・・・電流制御
ユニット
一例を製造するときの様子を工程順に説明するた１３ １４ めの概略断面図、第２図（ａｌ〜（Ｃｌは、請求項２、
３の半導体装置の一例を製造するときの様子を工程順に
説明するための柵略断面図、第３図（ａｌ〜（ｆ）ば、
従来の砲縁層分離基板を製造するときの様子を工程順に
説明するための概１１１ＰＩ断面図、第４図は、従来の
半導体装置の概略断面図である。 ６・・・絶縁屓 ８・・・ポリシリコンＮ（支持体層）
１１・・・底全体が所定の深さとなっている分離島１１
′・・・底の一部分は前記所定の深さとなっているが他
の部分はそれよりも盛り上がって浅くなっている分離島 ＰＤ・・・フォトダイオード（光半導体素子）ＦＴ・・
・１・ランジスタ（半導体制御素子）Ｕ・・・電流制御
ユニット
Claims (1)
- 【特許請求の範囲】 １ 支持体層上に絶縁層で電気的に分離された半導体分
離島が複数設けられている絶縁層分離基板において、前
記複数の半導体分離島には、底全体が所定の深さとなっ
ている分離島のほかに、底の一部分は前記所定の深さと
なっているが他の部分はそれよりも盛り上がって浅くな
っている分離島があることを特徴とする絶縁層分離基板
。 ２ 支持体層上に絶縁層で電気的に分離された半導体分
離島が複数設けられている絶縁層分離基板を備え、光半
導体素子と非光半導体素子が異なる前記半導体分離島に
それぞれ形成されている半導体装置において、前記光半
導体素子のある半導体分離島は底全体が所定の深さとな
っており、前記非光半導体素子のある半導体分離島は、
その底の一部分は前記所定の深さとなっているとともに
他の部分はそれよりも盛り上がって浅くなっていて、前
記非光半導体素子の出力電流主通路がその半導体分離島
の底部を通るようになっていることを特徴とする半導体
装置。 ３ 非光半導体素子が半導体制御素子であって、同素子
の出力電流制御部が複数の同一構造の電流制御ユニット
からなり、これら電流制御ユニットが、分離島底の盛り
上がり部分に対して位置合せされている請求項２記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161240A JP2514251B2 (ja) | 1989-06-24 | 1989-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161240A JP2514251B2 (ja) | 1989-06-24 | 1989-06-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327548A true JPH0327548A (ja) | 1991-02-05 |
| JP2514251B2 JP2514251B2 (ja) | 1996-07-10 |
Family
ID=15731311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161240A Expired - Lifetime JP2514251B2 (ja) | 1989-06-24 | 1989-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514251B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115340A (en) * | 1979-02-26 | 1980-09-05 | Hitachi Ltd | Semiconductor device |
| JPS5627942A (en) * | 1979-08-15 | 1981-03-18 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
| JPH01169961A (ja) * | 1987-12-24 | 1989-07-05 | Sharp Corp | 半導体装置 |
-
1989
- 1989-06-24 JP JP1161240A patent/JP2514251B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115340A (en) * | 1979-02-26 | 1980-09-05 | Hitachi Ltd | Semiconductor device |
| JPS5627942A (en) * | 1979-08-15 | 1981-03-18 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
| JPH01169961A (ja) * | 1987-12-24 | 1989-07-05 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2514251B2 (ja) | 1996-07-10 |
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