JPH01169961A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01169961A JPH01169961A JP62333668A JP33366887A JPH01169961A JP H01169961 A JPH01169961 A JP H01169961A JP 62333668 A JP62333668 A JP 62333668A JP 33366887 A JP33366887 A JP 33366887A JP H01169961 A JPH01169961 A JP H01169961A
- Authority
- JP
- Japan
- Prior art keywords
- island
- substrate
- region
- breakdown strength
- island region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の構造に関し、特には誘電体分離（
Ｄｉｅｌｅｃｔｒｉｃ ｌ５ｏｌａｔｉｏｎ以下ＤＩと
略す）構造を用いて高耐圧バイポーラ素子あるいは高耐
圧二重拡散型ＭＯ３Ｔｒ（ＤｏｕｂｌｅＤｉｆｆｕｓｅ
ｄＭＯ８Ｔｒ以下ＤＭＯ３と略す）と低耐圧バイポーラ
素子あるいは低耐圧ＤＭＯ８を同一基板上に形成した半
導体装置に関するものである。
Ｄｉｅｌｅｃｔｒｉｃ ｌ５ｏｌａｔｉｏｎ以下ＤＩと
略す）構造を用いて高耐圧バイポーラ素子あるいは高耐
圧二重拡散型ＭＯ３Ｔｒ（ＤｏｕｂｌｅＤｉｆｆｕｓｅ
ｄＭＯ８Ｔｒ以下ＤＭＯ３と略す）と低耐圧バイポーラ
素子あるいは低耐圧ＤＭＯ８を同一基板上に形成した半
導体装置に関するものである。
〈従来の技術〉
従来り、Ｉ構造を用いて高耐圧素子と低耐圧素子を別々
の島内に形成した半導体装置の一例を第４図に示す。
の島内に形成した半導体装置の一例を第４図に示す。
ここではバイポーラ素子を形成した例について説明する
。
。
同図において、高耐圧素子部Ａと低耐圧素子部Ｂは、い
ずれも分離５ｉ０２１ａ、ｌｂに囲まれた単結晶シリコ
ン領域２ａ 、 ２ｂ内にバイポーラトランジスタを構
成するのに必要な拡散領域が形成され、分離５ｉ０２１
ａ、 ｌｂの外周は基板ポリシリコン３で埋め込まれて
いる。
ずれも分離５ｉ０２１ａ、ｌｂに囲まれた単結晶シリコ
ン領域２ａ 、 ２ｂ内にバイポーラトランジスタを構
成するのに必要な拡散領域が形成され、分離５ｉ０２１
ａ、 ｌｂの外周は基板ポリシリコン３で埋め込まれて
いる。
上記従来の装置では、Ｄ、Ｉ構造の加工に適用するプロ
セス技術の都合上、夫々の島の深さは同一であるという
制約がある。そのため島の深さは要求される最大のブレ
ークダウン電圧が得られる深さに揃えられていた。
セス技術の都合上、夫々の島の深さは同一であるという
制約がある。そのため島の深さは要求される最大のブレ
ークダウン電圧が得られる深さに揃えられていた。
〈発明が解決しようとする問題点〉
この場合低耐圧でも用が果せる素子に対してまでもが高
耐圧特性を持ち、かつ高耐圧部と同じ島の深さになって
いるという特長があり、このことはＮＰＮＴｒではコレ
クターエミッタ間の飽和電圧（ＶｃＥｓａｔ）が高くな
ってしまうこと及び高周波特性を著るしく阻害する原因
になっていた。
耐圧特性を持ち、かつ高耐圧部と同じ島の深さになって
いるという特長があり、このことはＮＰＮＴｒではコレ
クターエミッタ間の飽和電圧（ＶｃＥｓａｔ）が高くな
ってしまうこと及び高周波特性を著るしく阻害する原因
になっていた。
この事情は低耐圧の縦型ＤＭＯ８を形成した場合も同様
であった。
であった。
〈問題点を解決するための手段〉
上記問題点を解決するために、本発明では、Ｄ、Ｉ構造
を形成する際、特に低耐圧素子を形成する島領域につい
ては、島領域の底面を、基板表面から浅くなるように形
成して要求される耐圧に適した深さをもつ素子領域を形
成する。
を形成する際、特に低耐圧素子を形成する島領域につい
ては、島領域の底面を、基板表面から浅くなるように形
成して要求される耐圧に適した深さをもつ素子領域を形
成する。
く作 用〉
本発明の構造を用いることにより低耐圧ＮＰＮＴｒの場
合は飽和電圧（ＶｃＥｓａｔ）が低く高周波特性の優れ
たものと、また低耐圧ＤＭＯ８の場合はオン抵抗（Ｒｏ
ｎ）が低く電流特性の優れた素子と高耐圧素子を同一り
、Ｉ基板上に形成することができる。
合は飽和電圧（ＶｃＥｓａｔ）が低く高周波特性の優れ
たものと、また低耐圧ＤＭＯ８の場合はオン抵抗（Ｒｏ
ｎ）が低く電流特性の優れた素子と高耐圧素子を同一り
、Ｉ基板上に形成することができる。
〈実施例〉
第１図に本発明の一実施例として、高耐圧ＮＰＮＴｒＨ
１と低耐圧ＮＰＮＴｒＬ１をポリシリコン層４を基板と
するり、Ｉ基板上に形成した場合を示す。Ｄ、Ｉ構造の
島領域１ｈ、１ｔの初期の深さは高耐圧部Ｈ１に合して
形成するものの、低耐圧ＮＰＮＴｒ Ｌｌを形成した島
領域１ｔでは、島領域の底面が平坦ではなく、エミッタ
直下部の誘電体が逆Ｖ溝状に隆起して基板表面からの深
さが浅く形成されている。上記エミッタ直下部の深さを
浅くすることによってエミッタ直下の活性領域における
コレクタ抵抗の低減が図れ、高耐圧ＮＰＮ Ｔｒ Ｈ＋
と電気的特性の優れた低耐圧ＮＰＮ Ｔｒ Ｌｌを同一
基板に作製し得る。はぼ平坦な底面をもつ島領域１ｈ及
び逆Ｖ溝状隆起を形成した底面をもつ島領域１ｔのいず
れの上記領域も、底面及び周壁な被う分離５ｉｎ２２ｈ
、２１に接して島領域の単結晶基板に高濃度に不純物が
導入されたサブコレクタ拡散３ｈ、３ｔが設けられ、該
サブコレクタ拡散３ｈ、３ｔは島領域の壁面に沿って基
板表面に設けられた電極取出し端まで延びて形成される
。
１と低耐圧ＮＰＮＴｒＬ１をポリシリコン層４を基板と
するり、Ｉ基板上に形成した場合を示す。Ｄ、Ｉ構造の
島領域１ｈ、１ｔの初期の深さは高耐圧部Ｈ１に合して
形成するものの、低耐圧ＮＰＮＴｒ Ｌｌを形成した島
領域１ｔでは、島領域の底面が平坦ではなく、エミッタ
直下部の誘電体が逆Ｖ溝状に隆起して基板表面からの深
さが浅く形成されている。上記エミッタ直下部の深さを
浅くすることによってエミッタ直下の活性領域における
コレクタ抵抗の低減が図れ、高耐圧ＮＰＮ Ｔｒ Ｈ＋
と電気的特性の優れた低耐圧ＮＰＮ Ｔｒ Ｌｌを同一
基板に作製し得る。はぼ平坦な底面をもつ島領域１ｈ及
び逆Ｖ溝状隆起を形成した底面をもつ島領域１ｔのいず
れの上記領域も、底面及び周壁な被う分離５ｉｎ２２ｈ
、２１に接して島領域の単結晶基板に高濃度に不純物が
導入されたサブコレクタ拡散３ｈ、３ｔが設けられ、該
サブコレクタ拡散３ｈ、３ｔは島領域の壁面に沿って基
板表面に設けられた電極取出し端まで延びて形成される
。
上記底部に高不純物濃度層を形成した島領域１ｈ。
ｌｔ内に夫々ベース、エミッタ等の拡散領域が形成され
て高耐圧素子、低耐圧素子が形成されている。
て高耐圧素子、低耐圧素子が形成されている。
第２図は高耐圧ＤＭＯ８Ｈ２と低耐圧ＤＭＯ８Ｌ２をり
、Ｉ基板に形成した構造を示す。この場合も各島領域の
初期の深さは高耐圧素子に合せて形成し、低耐圧ＤＭＯ
８部Ｌ２ではチャンネルを形成するすべてのゲート電極
Ｇ直下に逆Ｖ溝を設け、電流通路の基板抵抗を低減した
構造である。本構造によって高耐圧ＤＭＯ８と低オン抵
抗で大電流の得られる低耐圧ＤＭＯ８を同一基板に形成
することができる０ 本実施例においても前記実施例と同様に島領域の単結晶
底部及び周辺には基板表面に達する高濃度不純物層１３
ｈ、１３ｔが設けられ、底部が平坦な島領域１１ｈ内に
は高耐圧素子としてＤＭＯ８が、底部を隆起させたｎ型
島領域１１ｔには予め＃＃ｐウェルを形成し、これに通
常のＭＯＳ）ランジスタが形成されて誘電体分離された
半導体装置を構成する。
、Ｉ基板に形成した構造を示す。この場合も各島領域の
初期の深さは高耐圧素子に合せて形成し、低耐圧ＤＭＯ
８部Ｌ２ではチャンネルを形成するすべてのゲート電極
Ｇ直下に逆Ｖ溝を設け、電流通路の基板抵抗を低減した
構造である。本構造によって高耐圧ＤＭＯ８と低オン抵
抗で大電流の得られる低耐圧ＤＭＯ８を同一基板に形成
することができる０ 本実施例においても前記実施例と同様に島領域の単結晶
底部及び周辺には基板表面に達する高濃度不純物層１３
ｈ、１３ｔが設けられ、底部が平坦な島領域１１ｈ内に
は高耐圧素子としてＤＭＯ８が、底部を隆起させたｎ型
島領域１１ｔには予め＃＃ｐウェルを形成し、これに通
常のＭＯＳ）ランジスタが形成されて誘電体分離された
半導体装置を構成する。
次に上記り、Ｉ構造の半導体装置を製造する工程を第３
図（ａ）〜（Ｃ）を用いて説明する。
図（ａ）〜（Ｃ）を用いて説明する。
（１００）結晶面をもつｎ型半導体基板３１に対して、
将来隣接素子間を分離させるに必要となる領域３２を異
方性エツチングすると同時に、将来低耐圧素子の活性領
域（ＮＰＮＴｒではエミッタ直下、縦型ＤＭＯ８ではチ
ャンネル直下）となる部分３３を上記分離領域部分３２
よりも浅く、かつ要求される耐圧に適した深さに異方性
エツチングしてＶ溝３５を作製する。
将来隣接素子間を分離させるに必要となる領域３２を異
方性エツチングすると同時に、将来低耐圧素子の活性領
域（ＮＰＮＴｒではエミッタ直下、縦型ＤＭＯ８ではチ
ャンネル直下）となる部分３３を上記分離領域部分３２
よりも浅く、かつ要求される耐圧に適した深さに異方性
エツチングしてＶ溝３５を作製する。
上記異方性エツチングはＫＯＨ等の液を用いて行なうが
、基板の結晶方位によってエツチング速度が極端に異な
り、基板表面にエツチング窓を残して耐エツチング性を
もつ例えば５ｉ０２からなる形成されたところでエツチ
ングはほとんど進行しなくなる。即ちエツチング溝３５
の深さはエツチング窓寸法によって幾何学的に決定され
る。従ってエツチング窓の大きさを、所望する特性、例
えば所望するブレークダウン電圧が得ら−ｈるように設
計する。
、基板の結晶方位によってエツチング速度が極端に異な
り、基板表面にエツチング窓を残して耐エツチング性を
もつ例えば５ｉ０２からなる形成されたところでエツチ
ングはほとんど進行しなくなる。即ちエツチング溝３５
の深さはエツチング窓寸法によって幾何学的に決定され
る。従ってエツチング窓の大きさを、所望する特性、例
えば所望するブレークダウン電圧が得ら−ｈるように設
計する。
露出したＶ溝表面を含め、ｎ型基板表面にアンチモン或
いはヒ素等のｎ型不純物を高濃度に拡散し、サブコレク
タ或いはサブドレイン層３６を形成する。続いてＶ溝が
形成された基板表面に、誘電体分離のための厚い５ｉ０
２膜３７を第３図（ｂ）の如く形成し、該ＳｉＯ□膜３
７で被われた表面にポリシリコン３８を厚く堆積させる
。上記工程を終えた基板に対してｎ型半導体基板３１を
研磨し、ＭＯ８ＴｒやバイポーラＴｒ等の素子を形成す
るだめの分離された単結晶島領域の表面を露出させる。
いはヒ素等のｎ型不純物を高濃度に拡散し、サブコレク
タ或いはサブドレイン層３６を形成する。続いてＶ溝が
形成された基板表面に、誘電体分離のための厚い５ｉ０
２膜３７を第３図（ｂ）の如く形成し、該ＳｉＯ□膜３
７で被われた表面にポリシリコン３８を厚く堆積させる
。上記工程を終えた基板に対してｎ型半導体基板３１を
研磨し、ＭＯ８ＴｒやバイポーラＴｒ等の素子を形成す
るだめの分離された単結晶島領域の表面を露出させる。
露出した島領域に拡散等の工程を施こして第１図或いは
第２図に示した半導体装置を製造する。
第２図に示した半導体装置を製造する。
上記実施例に限られるものではなく、相補型ＭＯ８やＰ
ＮＰ Ｔｒ等との共存も可能であり、Ｐ型基板を用いて
作製した場合のみならず、他の導電型基板を用いた場合
も同様に実施することができ、また相補型ＭＯ８Ｔｒや
ＰＮＰＴｒ等との共存も可能である。
ＮＰ Ｔｒ等との共存も可能であり、Ｐ型基板を用いて
作製した場合のみならず、他の導電型基板を用いた場合
も同様に実施することができ、また相補型ＭＯ８Ｔｒや
ＰＮＰＴｒ等との共存も可能である。
く効 果〉
以上本発明によれば、Ｄ、Ｉ構造の半導体装置において
、島領域に形成する半導体素子の特性に応じた島領域を
形成するだめ、一方の島領域に形成する半導体素子が他
の島領域に形成する半導体素子の犠性になることを防ぐ
ことができ、高耐圧素子、低耐圧素子のいずれもを特性
を損うことなく集積化することができる。
、島領域に形成する半導体素子の特性に応じた島領域を
形成するだめ、一方の島領域に形成する半導体素子が他
の島領域に形成する半導体素子の犠性になることを防ぐ
ことができ、高耐圧素子、低耐圧素子のいずれもを特性
を損うことなく集積化することができる。
第１図は本発明による一実施例を示す半導体装置断面図
、第２図は本発明による他の実施例を示す断面図、第３
図（ａ）〜（ｃ）は第１図実施例の製造工程を説明する
図、第４図はり、Ｉ構造をとる従来の半導体装置の断面
図である。
、第２図は本発明による他の実施例を示す断面図、第３
図（ａ）〜（ｃ）は第１図実施例の製造工程を説明する
図、第４図はり、Ｉ構造をとる従来の半導体装置の断面
図である。
Claims (1)
- 【特許請求の範囲】 １、誘電体分離法によって電気的に分離した夫々の島領
域内に素子を形成してなる集積回路装置において、 同一島領域内に表面からの深さが異なる島領域底面を設
け、 島領域内に、上記島領域底面に接し且つ基板表面にまで
接続する高不純物濃度層を設けてなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333668A JPH01169961A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333668A JPH01169961A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169961A true JPH01169961A (ja) | 1989-07-05 |
Family
ID=18268632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333668A Pending JPH01169961A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327548A (ja) * | 1989-06-24 | 1991-02-05 | Matsushita Electric Works Ltd | 絶縁層分離基板およびこの基板を利用した半導体装置 |
| US5014108A (en) * | 1990-05-15 | 1991-05-07 | Harris Corporation | MESFET for dielectrically isolated integrated circuits |
| US5270569A (en) * | 1990-01-24 | 1993-12-14 | Harris Corporation | Method and device in which bottoming of a well in a dielectrically isolated island is assured |
| US5306944A (en) * | 1990-01-24 | 1994-04-26 | Harris Corporation | Semiconductor structure within DI islands having bottom projection for controlling device characteristics |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158468A (en) * | 1980-02-25 | 1981-12-07 | Harris Corp | Method of manufacturing itnegrated circuit |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
-
1987
- 1987-12-24 JP JP62333668A patent/JPH01169961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158468A (en) * | 1980-02-25 | 1981-12-07 | Harris Corp | Method of manufacturing itnegrated circuit |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327548A (ja) * | 1989-06-24 | 1991-02-05 | Matsushita Electric Works Ltd | 絶縁層分離基板およびこの基板を利用した半導体装置 |
| US5270569A (en) * | 1990-01-24 | 1993-12-14 | Harris Corporation | Method and device in which bottoming of a well in a dielectrically isolated island is assured |
| US5306944A (en) * | 1990-01-24 | 1994-04-26 | Harris Corporation | Semiconductor structure within DI islands having bottom projection for controlling device characteristics |
| US5438221A (en) * | 1990-01-24 | 1995-08-01 | Harris Corporation | Method and device in which bottoming of a well in a dielectrically isolated island is assured |
| US5014108A (en) * | 1990-05-15 | 1991-05-07 | Harris Corporation | MESFET for dielectrically isolated integrated circuits |
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