JPH0327623A - 直列／並列変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数Ｎ個の同期した直列ビット・ストリーム
及び時分割多重された単一の並列ビット・ストリームが
それぞれＭビット・ワードからなるものとしてＮ×Ｍ行
列をなす記憶要素におけるビット配置転換を用いて、前
者から後者に、またはその逆に変換をするための技術に
関する。

［従来の技術］ 今日の通信装置においては、主要な処理ユニットは、１
つの情報源のみからデータを受信する方が珍しくなって
きた。処理ユニットが非常に大規模な集積回路（ＶＬＳ
Ｉ）に統合されているので、少ない空間で高いスルーブ
ット（処理量）が得られるようになった。多数の情報源
からデータを受信し、さらに準備、すなわち前処理をす
る仕事を効率的に処理することは、主要な装置にとって
困難になることもしばしば有り得る。処理する情報を多
くの伝送先に送る必要がある場合には、この仕事の負担
は倍加される。

ＶＬＳ　Ｉプロセッサの利点を利用することができれば
、前処理や後処理を行う回路の設計は、非常に効率的に
なる筈である。効率的な解決策は、高速であるばかりで
なく、他の装置の資源、例えば電力や空間をなるべく消
費しないことが必要である。直列／並列変換及び並列／
直列変換は、主要な処理の前後に一般的に要求される処
理である。

１本の入力線に対して直列／並列変換を行う直接的な方
法は、直列ビット・ストリームを受信する１つの入力と
Ｍビット入力Ｍビット出力のＤ型ラッチへ同時ゲート制
御されるＭ個の出力とを含むＭビット・シフト◆レジス
タという周知の構成によるものである。例えば、Ｍ−８
の場合の動作は、８つの直列ビットがクロックによって
シフト・レジスタに移されると、次の８ビットがクロッ
クによってシフト●レジスタに移されている間、先の８
つのビットはラッチされてバイトとして保持されている
。直列信号線が多数の場合には、各直列信号線が、別個
のシフト・レジスタとそれに接続されたラッチを使用す
ることになる。各ラッチの８つの並列出力が８ビット・
バスを形成する別個の導線に接続される。プロセッサま
たはユーザの回路は、適当な出力及びラッチをイネーブ
ルすることによって、ラッチを読み、そのバイトを処理
する。並列／直列変換器は、イネーブルにされたラッチ
がバスからバイトを捕獲し、シフト・レジスタがそのバ
イトを並列にロードすることができるという点で、非常
に似ている。そして、シフト◆レジスタは、それらのビ
ットを要求された直列形式で送り出す。

中規模集積（ＭＳＩ）集積回路（ＩＣ）により、８ビッ
ト・シフトφレジスタ及び８ビット●ラッチが別個の１
６ピンｅパッケージで提供されている。

新たな大規模集積（ＬＳＩ）ＩＣでは、これらの機能の
１つのＩＣに一紺に組み込まれている。荊提として、１
つの回路パックが８つの直列入力ストリームを処理する
必要がある。前記のＬＳＩ技術を使うと、単に直列／並
列変換を行うだけで、クロック・ラッチ・イネーブル及
び出力イネーブルの発生手段を除いても２０ビンのＩＣ
がｌＢ個必要である。殆どの回路設計において、空間と
速度が重要な要素なので、この変換をさらに効率的に行
う手段を発見することが必要である。

この他の装置としては、１９８３年３月にアール●ティ
・ガリンガ−（Ｒ．Ｔ．Ｇａｒｒｌｎｇｅｒ）他に発行
された米国特許第４．３７７．８４３号に説明されてい
るものがある。それでは、マイクロプロセッサを基本に
したデータ・ディストリビューシジン◆インターフェー
ス（ＤＤＩ）が説明されている。即ち、その装置によッ
テ単一のＵＡＲＴ　（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃ
ｈｒｏｎｏｕｓ　Ｒｅｃｌｖｅｒ　Ｔｒａｎｓｍｉｔｔ
ｅｒ　：汎用非同期送受信素子）が制御及びマルチプレ
ックスされることにより、複数のシリアル・データ端末
と外部の並列オペレーティング●システムとの間のイン
ターフェースがとられる。ＵＡＲＴにおける直列／並列
処理によって、離れた複数のシリアル端末の１つから到
来する直列ビット・ストリームが時分割多重された並列
形式に変換されて、オペレーティング・システムに送ら
れる。中央のオペレーティング・システム（ＯＳ）は、
並列に受信した信号にＯＳ自体の仕事を行い、ＵＡＲＴ
による並列／直列変換のために戻り情報をＤＤＩに渡し
た上で、その直列ビット・ストリームを目的のデータ端
末に送る。直列ビット・ストリームが第１の遠隔データ
端末に送られている間、効率目的のために、第２の直列
ビット・ストリームを中央ＯＳに送るための並列形式に
変換することができる。しかし、このようなＤＤＩは、
遠隔のデータ端末から複数の直列ビット・ストリームを
同時に受信することはできず、または直列／並列、並列
／直列、またはその両方の一時的に単一の変換を提供す
るためにＤＤＩ内部に多数の要素を含んでいる。

従来技術における課題は、複数の共存直列（ｃｏｎｃｕ
ｒｒｅｎｔ　ｓｅｒｌａ１）ビット・ストリームと単一
の時分割多重（ＴＤＭ）並列ビット・ストリームとの間
を変換する効率的かつ簡単な手段を提供することである
。

［発明の概要］ 前記の従来の技術における課題は、本発明に従って解決
することができる。本発明は、複数Ｎ個の共存直列ビッ
ト・ストリーム及び単一の時分割多ｆｆｌ　（ＴＤＭ）
並列・ビット・ストリームがそれぞれＭビットワードか
らなり、望ましくは直列ビット・ストリームが同期して
いるものとして、前者から後者に、またはその逆に変換
をするための方法及び装置に関する。さらに具体的には
、本発明による変換装置は、行列をなす記憶要素を備え
ている。この行列の一辺の記憶要素がＮ個の第１の入・
出力端子に結合されていて、これらの第１の端子が別個
の直列通信線に結合される。また、この行列ほの対辺は
、Ｍビット並列バスに結合されたＭ個の第２の入・出力
端子に結合されている。

動作としては、複数Ｎ個の直列通信線からの同期Ｍビッ
ト・ワード、またはＴＤＭ並列バスからの複数Ｎ個のＭ
ビット●ワードが、連続した順番に行列の記憶要素に格
納された後、幾つかの記憶要素のビットが行列の所定の
対角線の周囲で交換されることにより、直列に格納され
たビットが並列形式に変換されたり、またはその逆に変
換されたりする。

［実施例〕 本発明による直列／並列変換器において、各ワード（Ｏ
〜２）が３ビットからなる３つの共存直列入力ビット・
ストリーム（ａ−Ｃ）が時分割多重（ＴＤＭ）並列ビッ
ト・ストリームに変換される一般的な場合を第１図に例
示する。第１図の変換器は、ＴＤＭ並列入力ビット・ス
トリームを３つの共存直列出力ビット・ストリームに変
換するときにも使用できることがわかる。以降の説明の
ために、ａ−Ｃで表わした３つの直列ビット・ストリー
ム及び結果として得られるＴＤＭ並列ビット・ストリー
ムの各々は、第１図に示したように添字Ｏ〜２によって
示される３つの要素、即ちビットのワードからなるもの
と仮定する。尚、３つの直列ビット・ストリームについ
て行う以下の説明は、単なる解説のためであり、制限す
るためではない。これは、以下の説明が、Ｎ個のＭビッ
ト／ワードの直列ビット・ストリームの場合や並列／直
列変換の場合の一般的な装置に適用できることが明らか
である。

第２図は、各ビット●ストリームが３ビット・ワード（
Ｍ−３）からなる場合に、３つの典型的な共存直列ビッ
ト・ストリームとＴＤＭ並列ビット・ストリームとの間
で直列／並列変換または並列／直列変換のいずれかを実
行する典型的な変換器１０のブロック図である。変換器
１０は、９個の記憶要素１１及び関係付けされた相互接
続からなり、各記憶要素は、所定の対角線を含む、３×
３行列の別個に固定された位置に配置避けている。水平
な相互接続は、所定のクロックーパルスに基づいて、情
報、即ちビットを行列に送り込み、その中を送り通し、
そしてそれから送り出すのに使用される。本発明によれ
ば、３つの直列ビット・ストリームまたはＴＤＭ並列ビ
ット・ストリームに関係付けられた３つの３ビット・ワ
ードが、ゲートを介して行列に入力されると、対角線上
にない要素に格納された情報が、水平でない相互接続に
よって交換されることによって、変換が成立する。

水平以外の相互接続を有しない対角線ｌ２上の記憶要素
１１は、格納されたビットを保持し、対角線１２を定義
する。

第２図に示したように、各記憶要素１１は、水平クロッ
ク周期に選択される。ｒＡＪ入力、非水平クロック周期
に選択されるｒＢＪ入力、Ａ入力またはＢ入力のいずれ
かを選択する制御信号を受信するための「Ｓ」入力、ク
ロック・パルスを受信するための「Ｃ」入力、及びｒＱ
Ｊ出力を備えている。このような記憶要素１ｌは、Ａ入
力、Ｂ入力、Ｓ入力及びＹ出力を備え、Ｙ出力がやはり
クロック（ｃ）入力及びＱ出力を備えたＤ型フリップ・
フロップのＤ入力に接続された２対１マルチブレクサの
組合わせによって形成することができる。

言うまでもなく、ここで説明した記憶要素は、単に例示
するために掲げたのであり、説明のように作用する適当
な記憶要素であれば、置き換えが可能であり、依然とし
て本発明の範囲に当る。変換器！０の行列において、選
択（Ｓ）入力は、信号源（図示せず）によって与えられ
る選択制御信号を同時に受信できるように、全て一賭に
接続することが望ましく、同様にクロック（ｃ）入力も
全てー績に接続して、信号源（図示せず）からの適切に
時間調整されたクロック・パルスを同時に受信できるよ
うにすることが望ましい。

第３図に、３つの共存同期（ｃｏｎｃｕｒｒｅｎｔ　ｓ
ｙｎｃｈｒｏｎｉｚｅｄ）Ｕ列入カビット・ストリーム
からＴＤＭ並列出力ビット・ストリームへの変換に対す
る、第２図の行列の動作シーケンスを例示する。ステッ
プ（ａ）、または周期１−０では、３つの直列ビット・
ストリームの３ビット・ワードが変換器ｌ０の行列に入
る準備ができていることがわかる。ステップ（ｂ）〜（
ｄ）またはｔ−１〜３では、それぞれ、行列の記憶要素
のＡ入力、即ち水平移動入力を使用して、３つの各直列
ビット・ストリームのワードの３つのビットが、クロッ
クにより行列の別個の行に順番に水平に入力される。ス
テップ（ｄ）の終了直後に、第３図のステップ（ｄ）に
示したように３ビット・ワードが行列に完全に入ると、
９個の記憶要素のオールタネイト（もう一方）のＢ入力
が選択されて、非対角線上の記憶要素の情報が交換され
る。このような非対角線上の交換の結果を、ステップ（
ｃ）の行列に図示する。ステップ（ｃ）であるｔ−４の
期間に、直列ビット・ストリームｒａＪに関係付けられ
た第１の並列ワードが、行列から並列バスへと出力され
る。ステップ（ｒ）及び（ｇ）では、入力直列ビット・
ストリームｒｂＪ及びｒｃＪに対する残りの２つの変換
された並列ワードが、行列から出力されて、３つの共存
直列ビット・ストリームからＴＤＭ並列形式への変換が
完了する。勿論、第３図のステップ（ｃ）から（ｇ）の
期間中に、３つの直列ビット・ストリームの各々の次の
ワードが、ステップ（ｂ）から（ｄ）と同様にクロック
によって行列に入力される。

また、第２図の装置を使用して、並列ビット・ストリー
ムのＴＤＭの３ビット・ワードを第２図の左個の行列入
力に、第３図に直列ワードに対するステップ（ｂ）から
（ｄ）のシーケンスと同様に、送り込むことによって、
並列／直列変換を行うことができる。３つの並列／ワー
ドａ　−　Ｃが行列に格納されると、第３図のステップ
（ｄ）に対して説明したように、記憶要素のＢ入力を用
いて、非対角線上の要素の交換を行って、並列ワードａ
　”−　ｃを行列の行に列形式に置く。次に、直列形式
にしたワードを、周期４〜６中に行列から出力する。

第２図及び第３図の装置において、直列入力から並列出
力に向かう情報の流れ、またはその逆の流れを、ステッ
プ（ｄ）で一時的に停止し、配置転換、即ち変換を行う
ことを可能にしているる。

変換を行うために休止することなく全過程を通して情報
の流れが連続するように、簡単な変更を行うことができ
る。この改良により、第４図に示す同期連続変換器１０
の配列となり、この行列による直列／並列変換の情報の
流れは、第５図に示すものとなる。第２図及び第４図の
行列の差異は、各行列の水平路上の位置に関するＢ入力
、即ちオールタネイト入力の相互接続にある。第５図に
示すように、周期１及び２において、３つの直列ワード
ａ−Ｃの最初の２ビットが、記憶要素１１の関係付けら
れた行に送り込まれる。周期３において、記憶要素１ｌ
のオールタネイトＢ入力が、選択されるため、直列ワー
ドａ−Ｃの各々の第３ビットが、非水平な相互接続によ
って行列に送り込まれると同時に、直列ワードが並列形
式に変換される。この時点で、並列形式のｒａＪワード
が出力で使用可能となる。次の３つの周期４〜６で、残
りのｒｂＪ及びｒｃＪが変換された並列ワードが、ＴＤ
Ｍ並列形式で変換器ＩＯから使用することができる（周
期４及び５の間）と共に、ビット・ストリームａ−Ｃの
次ぎの直列ワードが、クロックによって行列に送り込ま
れ、並列形式に変換される。

並列／＠列変換も、第４図の装置によって行うことがで
きる。このためには、周期１及び２において、ＴＤＭ並
列ワードａ　−　ｃを入力し、周期３において、記憶要
素１ｌのオールタネイトＢ入力を用いて、並列ワード「
Ｃ」を非水平相互接続によって行列に送り込むようにす
れば、これによって、同時に直列形式への変換を完了す
ることになる。

周期４〜６の間に、直列変換されたワードが出力される
一方、次の並列ワードａ−ｃが、入力されて直列形式に
変換される。

ここまでの説明は、Ｎ＝Ｍという条件に対するものであ
り、直列形式であれ並列形式であれ変換するべき入力線
の数Ｎが１ワード当りのビット数Ｍに等しい場合であっ
た。ここでも、同様にＮにより行数を定義し、Ｍにより
列数を定義すると、配列ＩＯの構造は、Ｎ×Ｍ行列の一
般的な場合に拡張することが可能である。例として、各
ワードが４ビットである２つの直列ビット●ストリーム
の直列／並列変換を考えると、入力行列ＩＯの記憶要素
Ｕは２×４行列で形成され、第６図の装置に示される最
小数の１２の記憶要素を含む。この２×４行列が第２図
の行列のように相互接続された場合の動作シーケンスは
、第７図に示す。さらに具体的には、最初の４クロック
周期において、直列ワードが、２つの４要素行に送り込
まれ、第４クロックの周期の終わりに、記憶要素へのオ
ータネイトＢ入力を選択することにより、２ワードの並
列形式に変換が行われる。次の２クロック周期において
、２つの並列ワードが、行列から並列バス上に送り出さ
れる一方、次の直列ワードの最初の２ビットが行列に送
り・込まれる。

第７図から、このように変換すると、情報のない２つの
並列ワードができて、配列処理においてＮワード毎に２
ワードの休止が生じる。この休止状態は「ビット詰め」
の概念に対応する。行列が第４図の装置と同様に非水平
な相互接続によって相互の接続された場合でも、入力ク
ロックが出力クロック速度に等しく、入力が出力容量の
半分を利用する間に出力数はその倍あるため、配列処理
には、やはり２ワードの休止が生じる。第８図に、第６
図の逆配列に相当し、１ワード当り４ビットの２ワード
ＴＤＭ並列形式を共存した２ワードの直列形式に変換す
るための配列１０を示す。第８図の装置も、各対の並列
入力ワードの間に２ワードの休止を与えるが、これは、
変換された直列ワードが配列から送り出されるときに、
それらのワード最後の２ビットが上書きされるのを防ぐ
ためである。

配列処理上このような休止が許されない場合には、例え
ば、配列の入力形式が配列の出力形式と適当に異なる構
造が必要となる。そのような異なる人・出力形式を与え
る典型的な配列２０を、′Ｍ９図に示す。この装置では
、２つの典型的な１ワード当り４ビットの共存した直列
ビット・ストリームがＴＤＭ並列形式に変換される。第
９図では、第６図の単一配列１０構造を変更して、各々
が４つの記憶要素１１からなる２つの２Ｘ２行列２１，
及び２ｌ２、並びにそれらの行列２１の１つへの入力に
置かれた前置ラッチ●ブロック２２からなり、２つの入
力（Ｎ）及び４つの出力（Ｍ）を有する主配列２０とし
ている。各行列２ｌは、非水平ｒＢＪ相互接続が第４図
に示したものと同様に編成されて相互接続される方が望
ましい。

配列処理においてｒビット詰め」、即ち休止を避けるた
めに、２つの共存した直列ビット・ストリームの入力形
式が、配列２０の２倍のクロック周波数で、マルチプレ
クスされる。さらに具体的には、配列２０の最初のクロ
ック周期の間に、ａＯ及びｂｏ１そしてａ１及びｂ１が
、配列２０の入力に現れる。前置ラッチ・ブロック２２
は、ビットａＯ及びｂｏが配列２０の入力に現れたとき
に、２つの直列入力線の情報を標本化するように作用し
、第１０図の直列ビット・ストリーム・クロック周期ｔ
一１に対して示したように、下の配列２１２の入力に示
すために、標本化したビット値を保持する。

直列ビット・ストリームのビットａ　及びｂ，がｌ 上の行列２１，の２つの入力に示されると、両行列２ｌ
　　及び２ｌ２がクロックされ、記憶要素１ｌの水平１ ｒＡＪ入力を選択して、第１０図のｔ−２で示したよう
に両行列が最初の入力標本を受信して一時的に記憶する
ようにする。このシーケンスは、第１０図のｔ−３及び
ｔ−４に示すようにビットＪｌ２およびｂ２に対して、
さらにビットａ８及びｂ３に対しても繰り返されるが、
異なるのは、これらの４ビットを直列形式から並列形式
に変換しながら行列に送り込むように、ｔ−４において
、これらの４つの同時発生のビットが、記憶要素ｉｔの
非水平ｒＢＪ相互接続を用いて行列２Ｉ　　及び２ｌ２
にクｌ ロックで送り込まれることである。ｔ−４の終わりに、
並列変換されたワードｒａＪを、貴行列２ｌ１及び２１
２の出力として利用することができる。

第１０図に示した直列ビット●ストリーム・クロックｔ
−５において、直列ビット・ストリームの次の２つの連
続したワードのビットａ　及びｂｏが、０ 前置ラッチ２２によって標本化され保持される。次に、
１１０図のｔ−６（第３の配列クロック周期に相当する
）において、直列ビット●ストリームの次の連続ワード
の最初の２ビットが、クロックによって行列に送り込ま
れると共に、最終的な並列変換ワードｒｂＪを、行列２
ｌの出力として使用することができる。尚、並列ワード
の出力要素は、単に出力線の配線によって容易に並べ替
えることができ、この概念は、入力線数が出力線数より
下回る配列の一般的な場合に容易に拡張することができ
る。また、第９図の装置を使用すれば、４つの２ビット
並列ワードを前置ラッチ２２及び行列２１に導いて、第
１０図のシーケンスを用いて４つの共存した２ビット・
ワードの直列ビット・ストリームに変換することも可能
である。

例えば、第８図の並列／直列変換に対して示したように
入力線が出力線を上回る（Ｎ＞Ｍ）の場合、４つの並列
入力線から配列３０に入るデータは、２つの出力線から
出られる数の２倍である。これまで説明したように、配
列を出る直列データの上書きを避けるためには、第８図
の配列の並列ワード人カビット●ストリームにおいて、
ビット詰めが必要になる。４つの入力線及び２つの出力
線を有する場合のビット詰めを避けるための装置を、ｍ
ｌｌ図に示す。これにより、出力情報速度が２倍にムリ
、効率的である。第Ｕ図の配列は、各々が４つの記憶要
素１１からなる第１及び第２の２×２行列３ｌ　　及び
３１２からムリ、この２つの行列の対１ 応する出力の各々が共に接続されている。

動作上は、２つの出力線上の競合を避けるために、配列
３０クロック周期の第１の部分の期間に、記憶要素ｌ１
からなる上の行列３１，が、その出力をイネーブルとす
るように構成されている。一方、記憶要素１１からなる
下の行列３１２は、配列３０クロック周期の第２の部分
の期間に、２つの出力をイネーブルとする。ここで、第
１の部分と第２の部分との順序は自由である。従って、
例示した装置では、配列クロック周期の第１の部分は配
列の第２の部分に先行しているが、第１の配列３０クロ
ック周期では、第ｌ２図のｔ−２に示すように、ｒＡＪ
水平入力を用いて、「ａ」並列ワードの４つのビットを
、クロックによって行列３１　　及び３１２の左１ 個の記憶要素１１に送り込む。第２の配列３０クロック
周期では、第１２図のｔ−４に示すように、記憶要素Ｉ
１へのｒＢＪ非水平入力を用いて、「ｂ」並列ワードを
、クロックにより配列３０に送り込むと同時に、並列／
ｔｆｉ列変換を行う。この時点で、ビットａｏｓ　ｆｉ
２、ｂｏ及びｂ２が、行列２ｌの２つの直列出力線で利
用可能である。このためには、？えば、次の配列クロッ
ク周期の第１の部分に相当する周期ｔ−５までビットａ
２及びｂ２を禁止しつつ、第１２図のｔ−４の終了時に
行列３１■からのビットａ　及びｂ。を前記の直列出力
線に直接０ 使用可能とするように構成した周知のゲート手段（図示
せず）を用いる。同じ次の配列クロック周期の第２の部
分では、第１２図のｔ−６に示したように、記憶要素ｌ
１へのｒＡＪ水平入力を用いて、ビットａｓ　、ｂｔ　
ｓ　ａＢ及びｂ３を移動すると同時に、次の並列ワード
を行列３ｌ　　及び３ｌ２の左側ｌ の記憶要素１１に送り込む。そして、このシーケンスは
、ここまで説明したようにして継続していく。

言うまでもなく、前記の概念は、Ｎが４入力以外で、Ｍ
個の出力より数が大きく、またＭが２入力以外のＮ×Ｍ
配列の一般的概念に拡張することが可能であるる。また
、第１１図の装置を用いれば、各々が２ビット／ワード
の４つの共存直列ビット・ストリームを′！ｓ１１図の
入力に導き、第１２図のシーケンスを使用してＴＤＭ並
列出力ビット・ストリームに変換することも可能である
。

【図面の簡単な説明】

第１図は、本発明によって並列ＴＤＭ形式に変換される
、３ビット・ワードからなる３つの同期直列ビット・ス
トリームの変換を表すブロック図、第２図は、第１図に
示したような直列／並列変換、またはその逆変換を行う
装置のブロック図、第３図は、第２図の装置において直
列／並列変換を与える際に行われるシーケンスを表す図
、第４図は、第１図に示した直列／並列変換、またはそ
の逆変換を行うための、第２図と類似の代案装置のブロ
ック図、 第５図は、第４図の装置において直列／並列変換を与え
る際に行われるシーケンスを表す図、第６図は、共存直
列ビット・ストリームの数がワード単位のビット数を下
回る場合に直列／並列変換を与えるための装置のブロッ
ク図、第７図は、第６図において直列／並列変換を与え
るために行われるシーケンスを表す図、第８図は、共存
直列出力ビット・ストリームの数がワード単位のビット
数を下回る場合に並列／直列変換を与えるための、第６
図の逆に相当する装置のブロック図、 第９図は、共存直列入力ビット・ストリームの数がワー
下単位のビット数を下回る場合に直列／並列変換を与え
るための、第６図の装置に対する代案装置のブロック図
、 第１０図は、第９図の装置において、直列／並列変換を
与える際に行われるシーケンスを表す図、第１１図は、
共存直列出力ビット・ストリームの数がワード単位のビ
ット数を下回る場合に並列／直列変換を与えるための、
第９図に類似した逆の装置のブロック図、 第１２図は、第１１図の装置において並列／直列変換を
与える際に行われるシーケンスを表す図であり、 以上の図において、同じ要素番号は同じ要素を表す。 出 願 人：アメリカン テレフォン アンド テレグラフ カムパニ ＦＩＧ．＋　１ 手 続 補 正 ？（■ 平成２年

Claims (1)

1. 【特許請求の範囲】 （１）（１）Ｍビット・ワードを含む複数Ｎ個の共存し
   た第１の所定のビット速度の直列ビット・ストリームか
   らなる第１の形式と、（２）Ｎ個の連続したＭビット・
   ワードを含む第２の所定のビット速度の時分割多重（Ｔ
   ＤＭ）並列ビット・ストリームからなる第２の形式との
   間で、双方向に変換を行う方法において； （ａ）第１または第２のいずれかの入力形式の複数Ｎ個
   のワードの共存したビットを受信した組のうちの１つを
   除く少なくとも全部を、前記配列へ送り込まれる前記Ｎ
   個のワードの全ビットが前記配列の第１の軸に沿って互
   いに並列に並ぶように、前記入力形式の所定のビット速
   度で所定の方向に記憶要素の配列へと順番に送り込むス
   テップ、（ｂ）前記の複数Ｎ個のワードの共存ビットの
   最後の組が前記配列に入るときの周期に、前記配列で配
   置転換される位置の前記Ｎ個のワードのビットを、前記
   Ｎ個のワードが記憶要素において前記配列の第２の軸に
   沿って互いに並列に配置されるように、配置転換するス
   テップ、及び、 （ｃ）前記ステップ（ｂ）からのＮ個の配置転換された
   ワードのＭ個のビットを、変換出力形式の所定のビット
   速度で所定の方向に前記配列から順番に送り出すことに
   より、第１の形式と第２の形式との間で双方向の変換を
   完了するステップ、を備えたことを特徴とする異なるビ
   ット・ストリーム形式の間の双方向変換方法。 （２）ステップ（ｂ）の実行時に、 （ｂ１）前記の複数Ｎ個のワードの共存ビットの最後の
   組が前記配列に入るときの周期に、前記Ｎ個のワードの
   共存ビットの最後の組を、このＮ個のワードが前記配列
   の第１の軸に沿って互いに並列となるように、所定の方
   向に前記配列の前記記憶要素へと置き換えるサブステッ
   プ；及び、 （ｂ２）前記Ｎ個のワードの共存ビットの最後の組が前
   記配列に入った後、前記配列の所定の対角線上にない記
   憶要素に格納されたビットを、前記Ｎ個のワードが前記
   配列の第２の軸に揃うように、前記対角線の反対側の鏡
   像位置の記憶要素に配置転換するサブステップを、実行
   することを特徴とする請求項１記載の異なるビット・ス
   トリーム形式の間の双方向変換方法。 （３）ステップ（ｂ）の実行時に、 （ｂ１）前記の複数のＮ個のワードの共存ビットの最後
   の組の周期に、そのＮ個のワードの最後の組を前記配列
   中の配置転換先の位置の記憶要素に移すと同時に、前記
   配列の記憶要素に既に格納済みの、Ｎ個のワードのビッ
   トを、それらの配置転換先の位置の記憶要素に置き換え
   ることにより、前記Ｎ個のワードを前記配列の第２の軸
   に沿って配列するサブステップを、実行することを特徴
   とする請求項１、２、または３に記載の異なるビット・
   ストリーム形式の間の双方向変換方法。 （４）Ｎ＝Ｍであり、前記配列が記憶要素のＮ×Ｍ配列
   であり、さらにステップ（ａ）及び（ｃ）の実行時に、
   前記配列が記憶要素のＮ×Ｍ配列であり、かつ前記入力
   形式及び前記出力形式の各々の所定のビット速度が等し
   い、ことを特徴とする請求項１、２、または３に記載の
   異なるビット・ストリーム形式の間の双方向変換方法。 （５）ステップ（ａ）から（ｃ）までの実行時に、入力
   及び出力のビット・ストリームの前記所定のビット速度
   が等しく、ＴＤＭ並列ビット・ストリームにおけるＮ個
   のワードごとに、 （１）このＴＤＭ並列ビット・ストリームが入力ビット
   ・ストリームの場合には、前記ＴＤＭ並列ビット・スト
   リームのＮ個のワードが前記配列に入る前に、 （２）このＴＤＭ並列ビット・ストリームが出力ビット
   ・ストリームの場合には、ステップ（ｂ）において前記
   Ｎ個のワードのビットをそれぞれの配置転換先の位置に
   配列するときの配列によって、ＮとＭとの差からなる所
   定数の充填ビットを含む連続したワードを前記ＴＤＭ並
   列ビット・ストリームに挿入することを特徴とする請求
   項１、２、または３に記載の異なるビット・ストリーム
   形式の間の双方向変換方法。 （６）前記配列の入力において入力の直列または並列な
   ビット・ストリームから同時に受信するビット数が、変
   換されたビット・ストリームとなって配列から同時に送
   り出されるビット数を下回る場合や、上回る場合に、 ステップ（ａ）の実行時に、各副配列が行及び列のそれ
   ぞれに等しい数の記憶要素を持つように構成された記憶
   要素の行列からなるような複数の副配列からなるような
   配列を用い、前記の等しい数が前記配列により同時に受
   信または送信されるビットの少ない方の数に相当し、さ
   らに前記複数の副配列が前記配列により同時に受信また
   は送信されるビットの多い方の数に少なくとも等しい入
   力を有し、 （ａ１）各入力ビット・ストリームの同時に受信される
   ビットの最初の組の対応する共存ビットを、所定の方向
   に前記副配列の別個の記憶要素へと順番に送り込むステ
   ップ、及び、 （ａ２）各入力ビット・ストリームの共存ビットの後続
   の組の多くとも１つを除く全部の対応する各ビットに対
   して、前記記憶要素に格納された前記Ｎ個のワードに関
   係付けられたビットがＭ個の副配列の各々において各副
   配列の第１の軸に沿って互いに平行に整列するように、
   ステップ（ａ１）を繰り返すステップを実行することを
   特徴とする請求項１、２、または３記載の異なるビット
   ・ストリーム形式の間の双方向変換方法。 （７）ステップ（ａ１）及び（ａ２）の実行時に、前記
   入力ビット・ストリームが前記出力ビット・ストリーム
   より少ない数の共存ビットからなる場合、受信した共存
   ビットの各組を別個の副配列の記憶要素に所定の周期的
   形式で順番に送り込み、さらに、 ステップ（ｃ）の実行時に、前記出力ビット・ストリー
   ムが前記入力ビット・ストリームより少ない数の共存ビ
   ットからなる場合、前記別個の副配列の前記記憶要素か
   ら変換された同時発生ビットの各組を所定の周期的形式
   で順番に送り出す、ことを特徴とする請求項６記載の異
   なるビット・ストリーム形式の間の双方向変換方法。 （８）（１）Ｍビット・ワードを含む複数のＮ個の共存
   した第１の所定のビット速度の直列ビット・ストリーム
   からなる第１の形式と、（２）Ｎ個の連続したＭビット
   ・ワードを含む第２の所定のビット速度の時分割多重（
   ＴＤＭ）並列ビット・ストリームからなる第２の形式と
   の間で、双方向に変換を行う装置において、この装置が
   、 複数の入力端子と、 配列と、 複数の出力端子と、 を備え、 前記複数の入力端子が、前記入力ビット・ストリームの
   前記所定のビット速度で変換されるべき、前記第１また
   は前記第２のいずれか一方の形式の一組の共存ビットの
   別個の１つを受信するように構成され、 前記配列が複数の記憶要素からなり、この記憶要素が、 （ａ）第１の前記複数の入力端子からのＮ個のワードの
   共存ビットの組の多くとも１つを除く全部を、前記Ｎ個
   のワードから同時発生するビットの組の多くとも１つを
   除く全部が前記配列の第１の軸に沿って互いに平行に整
   列するように、前記配列の中へと、またその内部での所
   定の方向に移動させるための第１の接続の組と、 （ｂ）前記Ｎ個のワードが前記記憶要素において前記配
   列の直交する第２の軸に沿って互いに平行に整列するよ
   うに、前記Ｎ個のワードのビットを、前記配列の外及び
   中から、その配列内部の配置転換先へと移動させるため
   の第２の接続の組と、（ｃ）配置転換されたワードのビ
   ットを前記配列の出力において前記出力ビット・ストリ
   ームの前記所定のビット速度で使用できるようにするた
   めの第３の接続の組とを備え、 前記の各出力端子が、配置転換された第１または第２の
   いずれか一方の形式の前記第３の接続の組から別個の共
   存ビットを受信するように構成されたことを特徴とする
   異なるビット・ストリーム形式の間の双方向変換装置。 （９）（ａ）前記複数の第１の入力端子において受信さ
   れた前記第１または前記第２の形式の複数Ｎ個のワード
   の共存ビットの多くとも１組を除く全組の周期中に、前
   記Ｎ個の受信ワードの共存ビットのせいぜい１組を除く
   全組を前記配列へと送り込む許可を、前記配列の前記第
   １の接続の組に与え、かつ （ｂ）共存ビットの最後の組が前記配列に送り込まれた
   後に、前記記憶要素に格納されたビットをそれらの配置
   転換先に移動して、前記の複数Ｎ個のワードを前記配列
   の直交する第２の軸に沿って互いに平行に並べる許可を
   、前記第２の接続の組に与えるための手段をさらに備え
   たことを特徴とする請求項８記載の装置。 （１０）前記第１または前記第２の形式の前記複数Ｎ個
   のワードの共存ビットの最後の組が前記複数の入力端子
   において受信される周期に、前記Ｎ個のワードが前記配
   列の直交する第２の軸と並列に並ぶように、 （ａ）第１の前記複数の入力端子からのＮ個のワードの
   共存する最後の組のビットを、前記配列内部のそれらの
   配置転換先に移動させると同時に、 （ｂ）前記配列の前記記憶要素に既に格納されている前
   記Ｎ個のワードのビットを、前記配列内部のそれらの配
   置転換先に移動させる許可を、前記配列の前記第２の接
   続の組に与えるための手段をさらに備えたことを特徴と
   する請求項８に記載の装置。 （１１）Ｎ＝Ｍであり、第１及び第２の所定のビット速
   度が等しく、さらに前記複数の記憶要素がＮ×Ｍ配列に
   配置されたことを特徴とする請求項８、９、または１０
   記載の装置。 （１２）第１及び第２の所定のビット速度が等しく、 前記複数の記憶要素が、配列に構成され、各行がＭ個の
   前記記憶要素からなるＮ行の第１及び第２のグループを
   形成し、 ２つの前記グループがＮ×Ｎ個の前記記憶要素からなる
   副配列をなして交差するように、Ｎ行の前記第１のグル
   ープが前記配列の前記第１の軸と平行に、Ｎ行の第２の
   グループが前記配列の直交する第２の軸と平行に、それ
   ぞれ配列され、さらに、 前記ＴＤＭ並列ビット・ストリームが充填ビットからな
   る付加的な連続ワードをＮとＭとの差からなる所定数だ
   け含むことを特徴とする請求項８、９、または１０記載
   の装置。 （１３）前記配列の前記複数の入力端子において入力の
   直列または並列なビット・ストリームから受信される共
   存ビット数が、変換されたビット・ストリームを成して
   前記配列から送信される共存ビット数を下回る場合や、
   上回る場合に、 前記配列の前記複数の記憶要素が、複数の副配列に構成
   され、各副配列が、行及び列のそれぞれが同数の記憶要
   素で構成された記憶要素の行列からなり、前記同数が、
   前記配列によって受信または送信される共存ビットの少
   ない方のビット数に相当し、さらに前記複数の副配列が
   、前記配列によって受信または送信される共存ビットの
   多い方のビット数にそれぞれ等しい入力及び出力を有し
   、前記装置が、 （ａ）前記入力ビット・ストリームが、少ない方の共存
   ビットからなる場合、前記副配列のうちの異なる１つに
   おいて共存ビットの各組を所定の周期的副配列シーケン
   スで順番に受信し、または （ｂ）前記出力ビット・ストリームが、少ない方の共存
   ビットからなる場合に、共存ビットの数の多い方のビッ
   ト・ストリームの所定のビット速度で各副配列のビット
   を移動させるために、前記副配列の内の異なる１つから
   共存ビットの各組を所定の周期的副配列シーケンスで順
   番に送信するための手段を備えたことを特徴とする請求
   項８、９、または１０記載の装置。