JPH0583220A - 時分割多重回路 - Google Patents
時分割多重回路Info
- Publication number
- JPH0583220A JPH0583220A JP24537991A JP24537991A JPH0583220A JP H0583220 A JPH0583220 A JP H0583220A JP 24537991 A JP24537991 A JP 24537991A JP 24537991 A JP24537991 A JP 24537991A JP H0583220 A JPH0583220 A JP H0583220A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- selector
- circuits
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 40
- 230000008707 rearrangement Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【構成】２−１セレクタ回路１１とフリップフロップ回
路１２とからなるブロックを、３×３の正方行列状に配
置し、各ブロック間の接続は、横方向に隣り合ったブロ
ック間を接続すると共に、右上のブロックと対角線上の
位置のブロックの２−１セレクタ回路へはそれぞれ同一
信号が入力され、選択信号１７で横方向のシフトレジス
タ動作と、対角線上に位置するブロック間のデータの配
置換え動作のどちらかが指定される。 【効果】従来の時分割多重回路におけるフリップフロッ
プ回路数の１／２で時分割多重化が実現でき、ハードウ
ェア量を削減できる。
路１２とからなるブロックを、３×３の正方行列状に配
置し、各ブロック間の接続は、横方向に隣り合ったブロ
ック間を接続すると共に、右上のブロックと対角線上の
位置のブロックの２−１セレクタ回路へはそれぞれ同一
信号が入力され、選択信号１７で横方向のシフトレジス
タ動作と、対角線上に位置するブロック間のデータの配
置換え動作のどちらかが指定される。 【効果】従来の時分割多重回路におけるフリップフロッ
プ回路数の１／２で時分割多重化が実現でき、ハードウ
ェア量を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は時分割多重回路に関し、
特に音声ＰＣＭのように固定長のシリアルデータをパラ
レルデータに変換したのち時分割多重する時分割多重回
路に関する。
特に音声ＰＣＭのように固定長のシリアルデータをパラ
レルデータに変換したのち時分割多重する時分割多重回
路に関する。
【０００２】
【従来の技術】従来、この種のシリアルデータをパラレ
ルデータに変換したのち時分割多重する時分割多重回路
は、多重数と同数のデータ長分のシフトレジスタ回路
と、多重数と同数のデータ長分のレジスタ回路と、多重
数から１つを選択するセレクタ回路とにより構成されて
いる。
ルデータに変換したのち時分割多重する時分割多重回路
は、多重数と同数のデータ長分のシフトレジスタ回路
と、多重数と同数のデータ長分のレジスタ回路と、多重
数から１つを選択するセレクタ回路とにより構成されて
いる。
【０００３】図４は従来の時分割多重回路の一例を示す
ブロック図である。図中、２１，〜２２は複数のシフト
レジスタ、２３，〜２４はシフトレジスタと同数のレジ
スタ回路、２５はレジスタ回路２３，〜２４のうちの１
つのレジスタ回路の出力データを選択するセレクタ回路
である。
ブロック図である。図中、２１，〜２２は複数のシフト
レジスタ、２３，〜２４はシフトレジスタと同数のレジ
スタ回路、２５はレジスタ回路２３，〜２４のうちの１
つのレジスタ回路の出力データを選択するセレクタ回路
である。
【０００４】時分割多重回路の入力２６，〜２７から入
力するデータ列はクロック２８によりシフトレジスタ２
１，〜２２に順次シフト動作で取り込まれる。このシフ
トレジスタ２１，〜２２は音声ＰＣＭのような固定長の
データ列をデータ長分取り込むことが可能とする。シフ
トレジスタ２１，〜２２にデータがデータ長分取り込ま
れた後、各シフトレジスタ２１，〜２２のデータはそれ
ぞれレジスタ回路２３，〜２４にロードクロック２９に
より取り込まれる。このレジスタ回路２３，〜２４もシ
フトレジスタ２１，〜２２と同じ量のデータを取り込む
ことができる。レジスタ回路２３，〜２４に取り込まれ
たデータはセレクタ回路２５により順次パラレルデータ
出力３０が選択出力される。
力するデータ列はクロック２８によりシフトレジスタ２
１，〜２２に順次シフト動作で取り込まれる。このシフ
トレジスタ２１，〜２２は音声ＰＣＭのような固定長の
データ列をデータ長分取り込むことが可能とする。シフ
トレジスタ２１，〜２２にデータがデータ長分取り込ま
れた後、各シフトレジスタ２１，〜２２のデータはそれ
ぞれレジスタ回路２３，〜２４にロードクロック２９に
より取り込まれる。このレジスタ回路２３，〜２４もシ
フトレジスタ２１，〜２２と同じ量のデータを取り込む
ことができる。レジスタ回路２３，〜２４に取り込まれ
たデータはセレクタ回路２５により順次パラレルデータ
出力３０が選択出力される。
【０００５】図３は一般的な時分割多重回路の入出力デ
ータのタイムチャートである。図中、入力１，２，３は
図４のシリアルデータ入力２６，〜２７に対応し、出力
１，２，３は図４のパラレルデータ出力３０に対応す
る。図３では説明を簡単にするために、入力する各デー
タ列のデータ長を３ビット，時分割多重回路の多重数を
３多重とする。順次入力するデータは図３に示すよう
に、３ビット長のシリアルデータ（例えば入力１の
ａ0 ，ａ1 ，ａ2）として時分割多重回路に入力する。
同じ入力したシリアルデータの３ビットを同時刻にパラ
レルデータとして順次出力１，２，３に出力することで
時分割多重を実現する。
ータのタイムチャートである。図中、入力１，２，３は
図４のシリアルデータ入力２６，〜２７に対応し、出力
１，２，３は図４のパラレルデータ出力３０に対応す
る。図３では説明を簡単にするために、入力する各デー
タ列のデータ長を３ビット，時分割多重回路の多重数を
３多重とする。順次入力するデータは図３に示すよう
に、３ビット長のシリアルデータ（例えば入力１の
ａ0 ，ａ1 ，ａ2）として時分割多重回路に入力する。
同じ入力したシリアルデータの３ビットを同時刻にパラ
レルデータとして順次出力１，２，３に出力することで
時分割多重を実現する。
【０００６】
【発明が解決しようとする課題】上述した従来の時分割
多重回路は、多重数をＮ，データ列のデータ長をＢとす
ると、Ｎ×Ｂの２倍の数のフリップフロップ回路が必要
となる。従って、Ｎの数を大きくすると、回路が巨大と
なるという欠点があり、回路量削減の工夫が望まれる。
多重回路は、多重数をＮ，データ列のデータ長をＢとす
ると、Ｎ×Ｂの２倍の数のフリップフロップ回路が必要
となる。従って、Ｎの数を大きくすると、回路が巨大と
なるという欠点があり、回路量削減の工夫が望まれる。
【０００７】
【課題を解決するための手段】本発明の時分割多重回路
は、フリップフロップ回路と２−１セレクタ回路とから
なるブロックを正方行列状に配置し、行列の行方向に配
置された前記フリップフロップ回路を前記各２−１セレ
クタ回路を介してシフトレジスタ状に１つおきに接続
し、前記各２−１セレクタ回路の残りの入力と前記正方
行列の対角線上に位置する前記２−１セレクタ回路の入
力とを接続し、すべての前記２−１セレクタ回路の選択
信号により行方向の前記フリップフロップ回路がシフト
レジスタとして動作すると共に前記正方行列の対角線上
の対称位置の前記フリップフロップ回路間のデータの入
れ換えを行い、入力データが前記行列の右から２番目の
列になるまでシフト動作させ、次に前記行列の対角線上
の対称位置の前記フリップフロップ回路間でデータが入
れ換わるように制御し、この選択制御動作を繰り返すこ
とを特徴とする。
は、フリップフロップ回路と２−１セレクタ回路とから
なるブロックを正方行列状に配置し、行列の行方向に配
置された前記フリップフロップ回路を前記各２−１セレ
クタ回路を介してシフトレジスタ状に１つおきに接続
し、前記各２−１セレクタ回路の残りの入力と前記正方
行列の対角線上に位置する前記２−１セレクタ回路の入
力とを接続し、すべての前記２−１セレクタ回路の選択
信号により行方向の前記フリップフロップ回路がシフト
レジスタとして動作すると共に前記正方行列の対角線上
の対称位置の前記フリップフロップ回路間のデータの入
れ換えを行い、入力データが前記行列の右から２番目の
列になるまでシフト動作させ、次に前記行列の対角線上
の対称位置の前記フリップフロップ回路間でデータが入
れ換わるように制御し、この選択制御動作を繰り返すこ
とを特徴とする。
【０００８】または、フリップフロップ回路と２−１セ
レクタ回路とからなるブロックを正方行列状に配置し、
行列の列方向に配置された前記フリップフロップ回路を
前記各２−１セレクタ回路を介してシフトレジスタ状に
１つおきに接続し、前記各２−１セレクタ回路の残りの
入力と前記正方行列の対角線上に位置する前記２−１セ
レクタ回路の入力とを接続し、すべての前記２−１セレ
クタ回路の選択信号により列方向の前記フリップフロッ
プ回路がシフトレジスタとして動作すると共に前記正方
行列の対角線上の対称位置の前記フリップフロップ回路
間のデータの入れ換えを行い、入力データが前記行列の
下から２番目の行になるまでシフト動作させ、次に前記
行列の対角線上の対称位置の前記フリップフロップ回路
間でデータが入れ換わるように制御し、この選択制御動
作を繰り返すことを特徴とする。
レクタ回路とからなるブロックを正方行列状に配置し、
行列の列方向に配置された前記フリップフロップ回路を
前記各２−１セレクタ回路を介してシフトレジスタ状に
１つおきに接続し、前記各２−１セレクタ回路の残りの
入力と前記正方行列の対角線上に位置する前記２−１セ
レクタ回路の入力とを接続し、すべての前記２−１セレ
クタ回路の選択信号により列方向の前記フリップフロッ
プ回路がシフトレジスタとして動作すると共に前記正方
行列の対角線上の対称位置の前記フリップフロップ回路
間のデータの入れ換えを行い、入力データが前記行列の
下から２番目の行になるまでシフト動作させ、次に前記
行列の対角線上の対称位置の前記フリップフロップ回路
間でデータが入れ換わるように制御し、この選択制御動
作を繰り返すことを特徴とする。
【０００９】もしくは、複数の請求項１または２記載の
時分割多重回路と、前記各時分割多重回路の出力を更に
時分割多重するセレクタ回路とを備えることを特徴とす
る。
時分割多重回路と、前記各時分割多重回路の出力を更に
時分割多重するセレクタ回路とを備えることを特徴とす
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の時分割多重回路の一実施例を示すブ
ロック図である。簡単のために、データ長３ビットのシ
リアルデータを３多重する時分割多重回路とする。本実
施例のタイムチャートは図３となる。
る。図１は本発明の時分割多重回路の一実施例を示すブ
ロック図である。簡単のために、データ長３ビットのシ
リアルデータを３多重する時分割多重回路とする。本実
施例のタイムチャートは図３となる。
【００１１】図１において、１１は２−１セレクタ回
路、１２はフリップフロップ回路、１３，１４，１５は
シリアルデータ入力、１６はクロック、１７はセレクタ
回路の選択信号、１８，１９，２０は時分割多重された
パラレルデータ出力である。
路、１２はフリップフロップ回路、１３，１４，１５は
シリアルデータ入力、１６はクロック、１７はセレクタ
回路の選択信号、１８，１９，２０は時分割多重された
パラレルデータ出力である。
【００１２】２−１セレクタ回路１１とフリップフロッ
プ回路１２とからなるブロックを、３×３の正方行列状
に配置し、各ブロック間の接続は、図１に示すように横
方向に隣り合ったブロック間を接続すると共に、右上の
ブロックと対角線上の位置のブロックの２−１セレクタ
回路へはそれぞれ同一信号が入力され、選択信号１７で
横方向のシフトレジスタ動作と、対角線上に位置するブ
ロック間のデータの配置換え動作のどちらかが指定され
る。
プ回路１２とからなるブロックを、３×３の正方行列状
に配置し、各ブロック間の接続は、図１に示すように横
方向に隣り合ったブロック間を接続すると共に、右上の
ブロックと対角線上の位置のブロックの２−１セレクタ
回路へはそれぞれ同一信号が入力され、選択信号１７で
横方向のシフトレジスタ動作と、対角線上に位置するブ
ロック間のデータの配置換え動作のどちらかが指定され
る。
【００１３】続いて本実施例の時分割多重回路の動作に
ついて説明する。図２は図１における動作を説明するた
めの図で、図１の本実施例の各フリップフロップ回路が
保持するデータを簡易的に示したものであり、図３のタ
イムチャートに従いデータが入出力する。
ついて説明する。図２は図１における動作を説明するた
めの図で、図１の本実施例の各フリップフロップ回路が
保持するデータを簡易的に示したものであり、図３のタ
イムチャートに従いデータが入出力する。
【００１４】図２において、行列１は初期状態を示す。
ここで、すべての行列要素が０であるのは、有効データ
が時分割多重回路内に全く無いことを表している。行列
２および行列３はデータのシフト動作を表す。図１にお
ける各２−１セレクタ回路１１が上側の入力を選ぶよう
に選択信号１７を設定する。行列４は２−１セレクタ回
路１１がすべて下側の入力を選ぶように選択信号１７を
設定したときの状態を示す。この設定を行わずにそのま
まシフト動作をさせると、行列Ａとなる。行列Ａと行列
４の関係は、右上からの対角線に対し各行列要素が線対
称となっている。行列４でデータの入れ換えを行った
後、行列５のように再びシフト動作をさせることによっ
て時分割多重を実現する。
ここで、すべての行列要素が０であるのは、有効データ
が時分割多重回路内に全く無いことを表している。行列
２および行列３はデータのシフト動作を表す。図１にお
ける各２−１セレクタ回路１１が上側の入力を選ぶよう
に選択信号１７を設定する。行列４は２−１セレクタ回
路１１がすべて下側の入力を選ぶように選択信号１７を
設定したときの状態を示す。この設定を行わずにそのま
まシフト動作をさせると、行列Ａとなる。行列Ａと行列
４の関係は、右上からの対角線に対し各行列要素が線対
称となっている。行列４でデータの入れ換えを行った
後、行列５のように再びシフト動作をさせることによっ
て時分割多重を実現する。
【００１５】なお、本発明の時分割多重回路を複数用意
し、各時分割多重回路の出力をセレクタ回路で更に時分
割多重することも可能である。
し、各時分割多重回路の出力をセレクタ回路で更に時分
割多重することも可能である。
【００１６】また、行列の対称軸となる対角成分をフリ
ップフロップ回路に接続された２−１セレクタ回路は、
シフト動作と配置換え動作では同一のフリップフロップ
回路のデータとなるため、削除しても良い。
ップフロップ回路に接続された２−１セレクタ回路は、
シフト動作と配置換え動作では同一のフリップフロップ
回路のデータとなるため、削除しても良い。
【００１７】
【発明の効果】以上説明したように本発明の時分割多重
回路は、２−１セレクタ回路とフリップフロップ回路と
を正方行列状に配置し、各フリップフロップ回路にシフ
ト動作とデータの入れ換え動作を繰り返すことにより時
分割多重を行うようにしたので、多重数をＮ，データ長
をＢとすると、Ｎ×Ｂ個のフリップフロップ回路で実現
でき、従来の時分割多重回路におけるフリップフロップ
回路数の１／２で時分割多重化が実現でき、ハードウェ
ア量を削減できるという効果を有する。
回路は、２−１セレクタ回路とフリップフロップ回路と
を正方行列状に配置し、各フリップフロップ回路にシフ
ト動作とデータの入れ換え動作を繰り返すことにより時
分割多重を行うようにしたので、多重数をＮ，データ長
をＢとすると、Ｎ×Ｂ個のフリップフロップ回路で実現
でき、従来の時分割多重回路におけるフリップフロップ
回路数の１／２で時分割多重化が実現でき、ハードウェ
ア量を削減できるという効果を有する。
【図１】本発明の時分割多重回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１における動作を説明するための図である。
【図３】一般的な時分割多重回路の入出力データのタイ
ムチャートである。
ムチャートである。
【図４】従来の時分割多重回路の一例を示すブロック図
である。
である。
１１ ２−１セレクタ回路 １２ フリップフロップ回路 １３，〜１５，２６，２７ シリアルデータ入力 １６，２８ クロック １７ 選択信号 １８，〜２０，３０ パラレルデータ出力 ２１，２２ シフトレジスタ回路 ２３，２４ レジスタ回路 ２５ セレクタ回路 ２９ ロードクロック
Claims (3)
- 【請求項１】 フリップフロップ回路と２−１セレクタ
回路とからなるブロックを正方行列状に配置し、行列の
行方向に配置された前記フリップフロップ回路を前記各
２−１セレクタ回路を介してシフトレジスタ状に１つお
きに接続し、前記各２−１セレクタ回路の残りの入力と
前記正方行列の対角線上に位置する前記２−１セレクタ
回路の入力とを接続し、すべての前記２−１セレクタ回
路の選択信号により行方向の前記フリップフロップ回路
がシフトレジスタとして動作すると共に前記正方行列の
対角線上の対称位置の前記フリップフロップ回路間のデ
ータの入れ換えを行い、入力データが前記行列の右から
２番目の列になるまでシフト動作させ、次に前記行列の
対角線上の対称位置の前記フリップフロップ回路間でデ
ータが入れ換わるように制御し、この選択制御動作を繰
り返すことを特徴とする時分割多重回路。 - 【請求項２】 フリップフロップ回路と２−１セレクタ
回路とからなるブロックを正方行列状に配置し、行列の
列方向に配置された前記フリップフロップ回路を前記各
２−１セレクタ回路を介してシフトレジスタ状に１つお
きに接続し、前記各２−１セレクタ回路の残りの入力と
前記正方行列の対角線上に位置する前記２−１セレクタ
回路の入力とを接続し、すべての前記２−１セレクタ回
路の選択信号により列方向の前記フリップフロップ回路
がシフトレジスタとして動作すると共に前記正方行列の
対角線上の対称位置の前記フリップフロップ回路間のデ
ータの入れ換えを行い、入力データが前記行列の下から
２番目の行になるまでシフト動作させ、次に前記行列の
対角線上の対称位置の前記フリップフロップ回路間でデ
ータが入れ換わるように制御し、この選択制御動作を繰
り返すことを特徴とする時分割多重回路。 - 【請求項３】 複数の請求項１または２記載の時分割多
重回路と、前記各時分割多重回路の出力を更に時分割多
重するセレクタ回路とを備えることを特徴とする時分割
多重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24537991A JPH0583220A (ja) | 1991-09-25 | 1991-09-25 | 時分割多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24537991A JPH0583220A (ja) | 1991-09-25 | 1991-09-25 | 時分割多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583220A true JPH0583220A (ja) | 1993-04-02 |
Family
ID=17132786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24537991A Pending JPH0583220A (ja) | 1991-09-25 | 1991-09-25 | 時分割多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583220A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327623A (ja) * | 1989-03-13 | 1991-02-06 | American Teleph & Telegr Co <Att> | 直列／並列変換装置 |
-
1991
- 1991-09-25 JP JP24537991A patent/JPH0583220A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327623A (ja) * | 1989-03-13 | 1991-02-06 | American Teleph & Telegr Co <Att> | 直列／並列変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5014271A (en) | Pulse insertion circuit | |
| JPH024193B2 (ja) | ||
| US5396236A (en) | Converting method of vertical data/horizontal data and a circuit therefor | |
| JP3010448B2 (ja) | デイジタル通信装置 | |
| JPH0583220A (ja) | 時分割多重回路 | |
| JPH0564276A (ja) | 時間スイツチ回路 | |
| JPH09153922A (ja) | フレームデータ変換回路 | |
| JPH03121626A (ja) | 直並列相互変換回路及び２次元シフトレジスタ回路 | |
| JP3025516B2 (ja) | デマルチプレクサ回路 | |
| JPH0683166B2 (ja) | マルチプレクサ・デマルチプレクサ兼用回路 | |
| JPH0783332B2 (ja) | データ伝送装置 | |
| JPS59211135A (ja) | 速度変換回路 | |
| JPH0590978A (ja) | シリアル／パラレル変換回路 | |
| JP2560863B2 (ja) | 放送選択スイッチ | |
| JPS63128818A (ja) | 多重変換回路 | |
| JPH05130130A (ja) | Ｓｒｍ間ハイウエイ接続方法および装置 | |
| JPH05244106A (ja) | フレーム変換装置 | |
| JPH0783331B2 (ja) | ディマルチプレクス用大規模集積回路共用方式 | |
| JPH0750948B2 (ja) | 高速時分割ハイウェイスイッチ | |
| JPS63157599A (ja) | 時分割多重時間スイツチ回路 | |
| JPH0490637A (ja) | デマルチプレクサ | |
| JPH05316070A (ja) | データ列変換回路 | |
| JPH0750950B2 (ja) | 時分割スイッチ | |
| JPS59154896A (ja) | 時分割交換回路 | |
| JPH0478239A (ja) | 多重化回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981124 |