JPH03278449A - 半導体集積回路の自動配線方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路の自動配線方法、より具体的
にはコンピュータを用いて半導体集積回路のマスクレイ
アウトを設計する際の配線パターンの自動生成方法に関
するものである。

従来の技術 最近、半導体集積回路の大規模化に伴い、コンピュータ
を用いた自動マスクレイアウト設計か行われている。以
下にコンピュータを用いたマスクレイアウトの自動設計
、すなわち自動配線の方法について説明する。

現在行われている、重要度の高い配線（以下、優先配線
という）か存在する配線パターンの自動配線方法は、大
別して２通りある。

第１の方法は、優先配線の配線順序をそれ以外の配線よ
りも早くするもの、すな・わち配線順序にのみ優先性を
持たせるものである。

第２の方法は、第１の方法に加えて、配線パターンの各
々についてたとえばそれを流れる電流量といった評価パ
ラメータを加え、それらの評価結果により配線幅を変化
させるものである。この方法により得られる配線パター
ンは、テーパー配線の名称で広く知られている。

これら第１１第２の方法は、いずれも１本の優先配線を
自動配線する際、その配線に接続されるべき端子すべて
に対して接続されるパターンを生成する点て共通してい
る。

発明か解決しようとする課題 しかしなから、第１の方法によると、１本の配線の自動
配線の結果は、一定の配線幅で全端子を接続することに
なる。このため、電流容量の大きな部分については自動
配線の後、エディタを用いて配線幅を修正する必要かあ
った。また、第２の方法によると、上記の問題は生しな
いものの優先配線の配線幅決定のために複雑な処理を必
要とし、それに要する時間か長くなるという問題かあっ
た。

また、特にバイポーラの半導体集積回路においては、回
路をより安定に動作させるために、素子の一部、または
素子を配置している領域を一定電位（たとえば電源電位
や接地電位）に固定することかよく行われるか、これら
はいわば設計者のノウハウに近いものであり、通常の回
路設計図に表記されない場合が多い。このような配線に
ついては、上記従来の自動配線の方法では実現さ′れな
いため、この部分だけ別途エディタて修正しなければな
らなかった。

本発明は、上記問題を解決するもので、自動配線処理時
に、簡単な処理で、必要な電流容量等に応した配線幅の
異なる配線パターンを自動生成し、しかも回路の安定な
動作を実現し得る配線をも自動生成することのてきる自
動配線方法を提供することを目的とするものである。

課題を解決するための手段 上記課題を解決するため、本発明の半導体集積回路の自
動配線方法は、優先配線か存在する配線パターンの自動
配線処理において、まず、優先配線に直接接続すべき回
路素子の端子についてはそれらか直接接続可能なパター
ンで優先配線を生成し、その後それ以外の回路素子の端
子と優先配線の間、あるいはそれらの回路素子の端子間
を、線幅の狭い配線で接続するように配線パターンを自
動生成する工程を備えたものである。

また、本０発明は、さらに優先配線の一部を半導体集積
回路の所定の電位点に接続するための配線パターンをも
自動生成する工程をも含めたものである。

作用 本発明の自動配線方法によると、配線パターンの生成工
程か２回になるか、従来の第１の方法、すなわち、あら
かじめ一定の配線幅で全端子を接続しておき、その後エ
ディタを用いて線幅を修正する方法に比へて、トータル
の配線パターン生成時間を短縮することかできる。また
、従来の第２の方法、すなわち、電流容量等の評価パラ
メータを考慮し、あらかじめ最適の線幅を計算処理しな
がら全端子を接続する方法に比べても、トータルの配線
パターン生成時間を短縮することかできる。

また、優先配線の一部を所定の電位点に接続するための
配線パターンをも自動生成するようにすれば、バイポー
ラの半導体集積回路における回路動作の安定化を図るレ
イアウトを効率的に実現することができる。

実施例 以下、本発明の一実施例を図面の基゛づいて説明する。

第１図は本発明の第１の実施例における半導体集積回路
の自動配線方法のレイアウト図、第２図は第１図に示す
レイアウトのもとになる回路図であり、第１図および第
２図の中で同一の番号を付したものは同一の素子、端子
、または配線であることを示す。

第２図において、２つの配線２６．２７か優先配線であ
るものとする。

第１図において、まず、優先配線の幹線を配線する。す
なわち、第２図の配線２６に対して幹線２０が、第２図
の配線２７に対して幹線２１がそれぞれ自動配線される
。幹線の配線幅は、別途配線前に指定された値（経験値
であってあらかしめコンピュータにインプットされてい
る）が用いられる。

ここで、第２図の抵抗７の一方の端子８とコンデンサ１
７の一方の端子１８が電流容量の関係から一方の配線２
６に対応する幹線２０に直接接続され、第２図の抵抗ｌ
の一方の端子２が電流容量の関係から幹線２０には直接
接続されず、幹線２０より線幅の細い別の配線を介して
接続されるへきであるとすると、コンピュータは配線２
６に接続すべき端子位置（この場合端子８と１８）を決
定し、幹線２０を自動配線する。その結果、幹線２０は
抵抗７とコンデンサ１７の一部の上を通る形で端子８と
１８に接続される配線パターンとなる。すなわち、抵抗
７の一方の端子８は基板表面の絶縁膜（図示せず）に形
成されたスルーホールを介して幹線２０に直接接続され
、コンデンサ１７の一方の端子１８は誘電体として働く
基板表面の絶縁膜上に平面的に構成されて、幹線２０に
直接接続される。言い換えれば、コンデンサ１７の端子
１８は絶縁膜上に形成される幹線２０と同一のアルミニ
ウム配線によって構成し得る。したかって、第１図にお
いては、幹線２０の下辺の一部をそのまま下方に延ばす
ことによって、端子１８を構成している。

このようにして、幹線２０自身と、幹線２０（配線２６
）に接続されるへき端子８と端子１８か直接接続される
ので、この２端子は接続完了となり、抵抗７とコンデン
サ１７に対する十分な電流容量も確保される。この段階
では、抵抗１の一方の端子２は幹線２０とは交差してお
らず、このため未接続のままとなる。

抵抗４、抵抗１４の一部に上を通って配線されＪ／端子
６，１６に接続される。すなわち各抵抗４．１４の一方
の端子６，１６は絶縁膜に形成されたスルーホールを介
して直接幹線２１に接続され、これにより、端子６と端
子Ｉ６の接続か完了したとみなされる。

次に、未接続の端子に対して自動配線を行う。

まず、優先配線に接続すべき端子のうちて未接続の端子
を優先配線に接続する。第１図、第２図の例では、抵抗
ｌの一方の端子２のみかこれに該当する。したがって、
端子２と幹線２０とを必要な電流容量にふされしい線幅
の配線２２で接続する。

次に優先配線てない配線に接続する端子の配線を行なう
。具体的にいえば、抵抗ｌのもう一方の端子３と抵抗４
のもう一方の端子５と、トランジスタｌＯのベース端子
１２とが共通の配線２３で接続される。また、抵抗７の
もう一方の端子９と、トランジスタｌＯのコレクタ端子
１１とが、配線２４て接続される。さらに、抵抗１４の
もう一方の端子１５とトランジスタ１０のエミッタ端子
Ｉ３とコンデンサ１７のもう一方の端子（半導体基板中
の拡散領域で形成された端子）１９とか配線２５て接続
される。

このとき生成される配線２３．２４．２５の線幅は、必
要な電流容量等を考慮して、各配線の配線マスクの種類
ごとに独立して指定しておいた値（コンピュータにイン
プットしておいた値）を用いる。

もちろん、すへて同し値を用いることによって、配線２
３．２４．２５の配線幅を同一にしてもよいことは言う
まてもない。

このように、幹線２０．２１とそれ以外の配線２３２４
、２５とを２段階に分けて配線処理することにより、必
要なすべての配線パターンか生成され、すべての端子の
接続か完了する。

なお、第１図において、２９は第１図に示すブロック全
体を隣接して配置されるブロック（図示せず）から電気
的に分離するため、およびトランジスタ１０の領域とコ
ンデンサ１７の領域を相互に電気的に分離するために、
半導体基板中に形成された素子分離領域を示している。

また、第１図において、２８は素子分離領域２９によっ
て囲まれた抵抗配線領域を示しており、この抵抗配線領
域２８内に第２図に示したすへての抵抗１．４，７．１
４か形成されている。

第１図に示す第１の実施例によれば、配線の工程自体は
２段階になるものの、従来の第１の方法、すなわち、あ
らかじめ一定の配線幅で全端子を接続しておき、その後
、エディタを用いて線幅を修正する方法に比へて、トー
タルの配線ノ々ターン生成時間を短縮することができる
。また、従来の第２の方法、すなわち、電流容量等の評
価ノくラメータを考慮し、あらかじめ最適の線幅を計算
処理しながら全端子を接続する方法に比へても、トータ
ルの配線パターン生成時間を短縮することかできる。

次に、本発明の第２の実施例を第３図を用いて説明する
。第３図は特にバイポーラの半導体集積回路において回
路動作の安定化を図るのに有効な方法を示すものである
。第３図においても、第２図の回路の配線パターンを生
成する場合を例に上げて説明する。したかって、第３図
において、第１図、第２図と同一の番号を付したものは
同一の素子、端子または配線であることを示す。

第３図において、第２図に示す２つの配線２６゜２７が
優先配線であるものとする。さらに配線２６は回路動作
の安定化を図るために回路中の最高電位（たとえば電源
電位Ｖ　ｃｃ）に接続され、配線２７は回路中の最低電
位（たとえば接地電位Ｖ　ｓｓ）に接続されるものとす
る。この配線２６．２７をそれぞれ回路中の最高電位お
よび最低電位に接触するためには、第３図に示す抵抗配
線領域２８と配線２６に対応する幹線２０を接続し、素
子分離領域２９と配線２７に対応する幹線２１を接続す
ればよい。

そこて、まず、第１の実施例と同様の手順て、幹線２０
．２１の配線パターンを生成し、幹線２０．２１と必要
な端子８，１８および６，１６との接続を完了する。次
いて第２工程ての配線パターン２２．２３２４、２５を
生成し、第２図の回路図上に表記されたすべての接続を
完了する。

続いて、回路動作の安定化のための配線パターンを自動
生成する。具体的にはまず、抵抗配置領域２８と幹線２
０との交わっている領域を求め、その領域内にコンタク
トホール３０を配置する。このコンタクトホール３０を
介して幹線２０と抵抗配線領域２８とを接続する。これ
により、抵抗配置領域２８か幹線２０を介して回路中の
最高電位（Ｖ　ｃｃ）に接続される。このようにすれば
、抵抗１，４，７．１４を流れる電流か半導体基板中に
リークするのを抑制し、安定な回路動作か行なわれる。

ここで、もし抵抗配置領域２８が低い電位点に接続され
ていると、抵抗１，４，７．１４を流れる電流か半導体
基板中にリークし、安定な動作か期待てきなくなるから
である。

なお、抵抗配置領域２８と幹線２０との接続は、上記説
明のように、２つの領域の交わっている領域に配置した
コンタクトホール３０を介して実現してもよいし、第３
図に示すように、抵抗配置領域２８内にある絶縁膜（図
示せず）にコンタクトホール３２を配置し、コンタクト
ホール３２とこれに接続される配線３４とを介して接続
してもよい。

同様に、幹線２１と素子分離領域２９との交わる領域内
にコンタクトホール３１を配置し、このコンタクトホー
ル３１を介して幹線２１を素子分離領域２９に接続する
。これによって、素子分離領域２９か幹線２１を介して
回路中の最低電位（Ｖｓｓ）に接続される。このように
幹線２１を介して素子分離領域２９を回路中の最低電位
に接続すれば、第３図に示すブロックの周辺のブロック
（図示せず）から第３図のブロック内への電流リークを
抑制し、回路動作の安定化を図ることかできる。

なお、第３図においては、幹線２１と素子分離領域２９
のコンタクトを容易に、かつ安定に実施するために、素
子分離領域２９の一部（第３図のブロックの右下部分）
の幅を広くしている。

また、幹線２１から離れた位置にコンタクトホール３３
を形成し、このコンタクトホール３３とこれに接続され
る配線３５とを介して素子分離領域２９と幹線２１を接
続してもよい。

このようにして、第２の実施例おける必要なすベての配
線パターンの生成か完了する。

以上の説明では第１図に示した第１．第２の配線パター
ン生成を実行した後に、第３図に示した第３の配線パタ
ーン生成、すなわち幹線２０．２］を最高電位点、最低
電位点に接続するため配線パターン生成を行ったが、第
２、第３の配線パターン生成工程の順序を逆にしてもよ
い。

また、第３図では、幹線２０．２１をそれぞれ抵抗配置
領域２８、素子分離領域２９に接続する場合を示したか
、回路によっては素子の一部に直接接続してもよいこと
は言うまでもない。

発明の効果 以上のように、本発明の半導体集積回路の自動配線方法
によれば、優先配線をその配線幅を考慮した配線パター
ンで自動生成した後、優先配線以外の配線を所定の幅で
自動生成するものであるから、従来の自動配線方法以上
に効率的に、必要なすべての配線パターンを自動生成す
ることかてきる。

また、本発明によれば、配線パターンの一部を素子の一
部、素子配置領域あるいは素子分離領域に接続すること
によって配線の一部を回路中の所定の電位点に接続する
パターンを自動生成する工程を含んでいるため、特にバ
イポーラの半導体集積回路を実現する際に、動作の安定
したマスクレイアウトを効率的に生成することかできる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例により得られるマスクレ
イアウトを示す平面図、第２図は第１図のマスクレイア
ウトのもとになる回路の回路図、第３図は本発明の第２
の実施例により得られるマスクレイアウトを示す平面図
である。 １．４，７．１４・・・抵抗、２．３・・・抵抗１の端
子、５．６・・・抵抗４の端子、８，９・・・抵抗７の
端子、１０・・・トランジスタ、１１．　１２．　１３
・・・トランジスタ１０の端子、１５．１６・・・抵抗
１４の端子、１７・・・コンデンサ、１８、Ｉ９・・・
コンデンサ１７の端子、２０・・・配線２６に相当する
幹線（優先配線）、２１・・・配線２７に一相当する幹
線（優先配線）、２２・・・幹線２０と端子２を接続す
る配線パターン、２３・・・端子３．　５．１２を接続
する配線パターン、２４・・・端子９，１１を接続する
配線パターン、２５・・・端子＋３．　１５．１９を接
続する配線パターン、２８・・・抵抗配置領域、２９・
・・素子分離領域、３０゜３１、３２．３３・・・幹線
２０．２１と抵抗配置領域２８、素子分離領域を接続す
るためのコンタクトホール、３４・・・幹線２０とコン
タクトホール３２を接続する配線パターン、３５・・・
幹線２１とコンタクトホール３３を接続する配線パター
ン。

Claims (1)

1. 【特許請求の範囲】 １、線幅の広い幹線となる優先配線を、この優先配線に
   直接接続すべき第１の回路素子の端子と直接接続可能な
   パターンで生成する第１の工程と、上記優先配線と上記
   優先配線に直接接続されない第２の回路素子の端子との
   間、または上記第２の回路素子の端子同士を接続する線
   幅の狭い配線パターンを生成する第２の工程とを備えた
   半導体集積回路の自動配線方法。 ２、線幅の広い幹線となる優先配線を、この優先配線に
   直接接続すべき第１の回路素子の端子と直接接続可能な
   パターンで生成する第１の工程と、上記優先配線と上記
   優先配線に直接接続されない第２の回路素子の端子との
   間、または上記第２の回路素子の端子同士を接続する線
   幅の狭い配線パターンを生成する第２の工程と、その後
   、上記優先配線の一部と所定の電位点とを接続するため
   の配線パターンを生成する第３の工程とを備えた半導体
   集積回路の自動配線方法。 ３、線幅の広い幹線となる優先配線を、この優先配線に
   直接接続すべき第１の回路素子の端子と直接接続可能な
   パターンで生成する第１の工程と、上記優先配線の一部
   と所定の電位点とを接続するための配線パターンを生成
   する第２の工程と、その後上記優先配線と上記優先配線
   に直接接続されない第２の回路素子の端子との間、また
   は上記第２の回路素子の端子同士を接続する線幅の狭い
   配線パターンを生成する第３の工程とを備えた半導体集
   積回路の自動配線方法。