JPH01287778A - 回路図自動生成装置 - Google Patents
回路図自動生成装置Info
- Publication number
- JPH01287778A JPH01287778A JP63117367A JP11736788A JPH01287778A JP H01287778 A JPH01287778 A JP H01287778A JP 63117367 A JP63117367 A JP 63117367A JP 11736788 A JP11736788 A JP 11736788A JP H01287778 A JPH01287778 A JP H01287778A
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- Japan
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- device elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路のレイアウトパターンデータ
から回路図を生成する回路図自動生成装置に関するもの
である。
から回路図を生成する回路図自動生成装置に関するもの
である。
第７図は従来の半導体集積回路のレイアウトパターンか
らデバイス素子の認識について示したフローチャートで
ある。
らデバイス素子の認識について示したフローチャートで
ある。
まず、レイアウトパターンデータ（ハ）から各デバイス
素子の認識を行う。デバイス素子の認識が完了すると自
動的に、認識されたデバイス素子の位置座標情報を格納
する格納ファイル（１）や、認識されたデバイス素子の
デバイス値情報を格納する格納ファイル（財）及び認識
されたデバイス間の接続情報を格納する格納ファイル＠
を作成する。
素子の認識を行う。デバイス素子の認識が完了すると自
動的に、認識されたデバイス素子の位置座標情報を格納
する格納ファイル（１）や、認識されたデバイス素子の
デバイス値情報を格納する格納ファイル（財）及び認識
されたデバイス間の接続情報を格納する格納ファイル＠
を作成する。
デバイス素子の位置情報を格納する格納ファイル（４）
には、レイアウトパターン上でどのデバイス素子がどこ
（こ配置されているのかを座標データ等で格納されてい
る。
には、レイアウトパターン上でどのデバイス素子がどこ
（こ配置されているのかを座標データ等で格納されてい
る。
デバイス素子のデバイス値情報を格納する格納ファイル
（ロ）にはレイアウトパターン上でどのデバイス素子が
、どの程度のデバイス定数（トランジスタサイズ、寄生
容量値、抵抗値等）を持っているのかを、そのデバイス
に該当するレイアウトパターン部分の面積及び周辺長か
ら計算して求めたものが格納されている。
（ロ）にはレイアウトパターン上でどのデバイス素子が
、どの程度のデバイス定数（トランジスタサイズ、寄生
容量値、抵抗値等）を持っているのかを、そのデバイス
に該当するレイアウトパターン部分の面積及び周辺長か
ら計算して求めたものが格納されている。
また、レイアウトパターンに於けるトランジスタ・容量
、抵抗等の各デバイス素子間がどの様に接続されている
か、という情報も抽出され、デバイス間接続情報格納フ
ァイル（ト）に格納されている。
、抵抗等の各デバイス素子間がどの様に接続されている
か、という情報も抽出され、デバイス間接続情報格納フ
ァイル（ト）に格納されている。
以上、前述してきた様に、従来の技術レベルではレイア
ウトパターンデータから認識された接続情報と、デバイ
ス値情報を抽出し、計算機のリスト形式で自動で編集す
ることは可能であるが、編集されたりスト■上に記述さ
れているデバイスがレイアウトパターンのどのデバイス
に相当しているのかが一目でわからず、判断するのに手
間がかかるという課題がありまた、回路のどの部分にど
の様なデバイス値がつくのかも、リストか゛らしか判断
できず、レイアウトパターン図と結びつけることが困難
であるという課題もあった。
ウトパターンデータから認識された接続情報と、デバイ
ス値情報を抽出し、計算機のリスト形式で自動で編集す
ることは可能であるが、編集されたりスト■上に記述さ
れているデバイスがレイアウトパターンのどのデバイス
に相当しているのかが一目でわからず、判断するのに手
間がかかるという課題がありまた、回路のどの部分にど
の様なデバイス値がつくのかも、リストか゛らしか判断
できず、レイアウトパターン図と結びつけることが困難
であるという課題もあった。
この発明は上記のような課題を解消するためになされた
もので、レイアウトパターンデータかう回路接続情報及
びデバイス値情報の出力リストを作成するとともに、設
計者が一目で回路を判断することができるこれら情報を
記載した回路図を自動生成できる回路図自動生成装置を
得ることを目的とする。
もので、レイアウトパターンデータかう回路接続情報及
びデバイス値情報の出力リストを作成するとともに、設
計者が一目で回路を判断することができるこれら情報を
記載した回路図を自動生成できる回路図自動生成装置を
得ることを目的とする。
この発明に係る回路図自動生成装置は既にレイアウトパ
ターンデータから認識されている各種デバイス素子を回
路図に記載するための各シンボル図に置き換え、次にデ
バイス間を結んでいる配線レイアウトパターンを、置き
換えられたシンボル間の結線に置き換えて回路図を生成
していくもので、またその様にして生成された回路図に
、既に認識されている各種デバイスが持つデバイス識別
名及び、デバイス値（トランジスタサイズ、容量値、抵
抗値等）を自動で記載するものである。
ターンデータから認識されている各種デバイス素子を回
路図に記載するための各シンボル図に置き換え、次にデ
バイス間を結んでいる配線レイアウトパターンを、置き
換えられたシンボル間の結線に置き換えて回路図を生成
していくもので、またその様にして生成された回路図に
、既に認識されている各種デバイスが持つデバイス識別
名及び、デバイス値（トランジスタサイズ、容量値、抵
抗値等）を自動で記載するものである。
この発明における回路図の自動生成はレイアウトパター
ン図で認識されたデバイス素子の相対的位置関係あるい
は、相対的位置方向関係とほぼ一対一に対応する回路図
を得ることができ、さらに生成された回路図上には、レ
イアウトパターンから抽出されるデバイス定数が表示さ
れる。
ン図で認識されたデバイス素子の相対的位置関係あるい
は、相対的位置方向関係とほぼ一対一に対応する回路図
を得ることができ、さらに生成された回路図上には、レ
イアウトパターンから抽出されるデバイス定数が表示さ
れる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示すＣＭＯ５）ランジス
タ構成の３人力ＮＡＮＤの場合の自動生成された回路図
、第２図は第１図の回路図が生成される前のＣＭＯＳト
ランジスタ構成の３人力ＮＡＮＤの場合のレイアウトパ
ターン図、第３図は第２図のレイアウトパターンから得
られた回路接続情報及びデバイス値情報の出力リスト図
、第４図はレイアウトパターンから回路図生成までの過
程を示したフローチャート図である。
タ構成の３人力ＮＡＮＤの場合の自動生成された回路図
、第２図は第１図の回路図が生成される前のＣＭＯＳト
ランジスタ構成の３人力ＮＡＮＤの場合のレイアウトパ
ターン図、第３図は第２図のレイアウトパターンから得
られた回路接続情報及びデバイス値情報の出力リスト図
、第４図はレイアウトパターンから回路図生成までの過
程を示したフローチャート図である。
第１図において、（１）は電源シンボルで゛、電源配線
ラインと結線される。（２）はＧＮＤシンボルで、ＧＮ
Ｄ配線ラインと結線される。（３） ＃ （４）はそれ
ぞれＰｃｈ及びＮｃｈ トランジスタシンボルで、レイ
アウトパターン上でそれぞれのソースドレインマスクと
ゲートマスク（第２図のαＱ、！１．（ト）、及びα力
とぐ１が認識されてはじめて、このシンボルが置き換え
る。（５）は容量シンボル、（６）はトランジスタ寄生
容量シンボル、（７）は抵抗シンボルで、符号（８）〜
Ｑ■に示す数字はそれぞれのトランジスタのデバイス値
で、（８） ＃ （９）はトランジスタサイズのしくゲ
ート長）／Ｗ（ゲート幅）を示し、α０．α力はそれぞ
れの容量値で、（６）は抵抗値である。ａ３はデバイス
素子が認識された時に自動で割り付けられたデバイス識
別名である。
ラインと結線される。（２）はＧＮＤシンボルで、ＧＮ
Ｄ配線ラインと結線される。（３） ＃ （４）はそれ
ぞれＰｃｈ及びＮｃｈ トランジスタシンボルで、レイ
アウトパターン上でそれぞれのソースドレインマスクと
ゲートマスク（第２図のαＱ、！１．（ト）、及びα力
とぐ１が認識されてはじめて、このシンボルが置き換え
る。（５）は容量シンボル、（６）はトランジスタ寄生
容量シンボル、（７）は抵抗シンボルで、符号（８）〜
Ｑ■に示す数字はそれぞれのトランジスタのデバイス値
で、（８） ＃ （９）はトランジスタサイズのしくゲ
ート長）／Ｗ（ゲート幅）を示し、α０．α力はそれぞ
れの容量値で、（６）は抵抗値である。ａ３はデバイス
素子が認識された時に自動で割り付けられたデバイス識
別名である。
第２図は回路図が生成される前のレイアウトパターンで
、図中、Ｑ→は電源アルミ配線、α力はＧＮＤアルミ配
線、αＱ、αηはそれぞれＰ 、Ｎ ソースドレイン
拡散、（ト）、ａ呻はそれぞれＰｃｈ 、 Ｎｃｈ ）
ランジスタゲート、（１）はポリシリコン配線、０１）
はアルミ配線、（イ）はアイランド、翰はコンタクトホ
ール、（ハ）は拡散抵抗である。この図はＭＯ８回路の
レイアウトパターンの基本的なパターン例である。
、図中、Ｑ→は電源アルミ配線、α力はＧＮＤアルミ配
線、αＱ、αηはそれぞれＰ 、Ｎ ソースドレイン
拡散、（ト）、ａ呻はそれぞれＰｃｈ 、 Ｎｃｈ ）
ランジスタゲート、（１）はポリシリコン配線、０１）
はアルミ配線、（イ）はアイランド、翰はコンタクトホ
ール、（ハ）は拡散抵抗である。この図はＭＯ８回路の
レイアウトパターンの基本的なパターン例である。
上記の構成において、次にレイアウトパターンから回路
図生成までの過程を第４図（こ示すフローチャートで説
明する。
図生成までの過程を第４図（こ示すフローチャートで説
明する。
まず、作成済のレイアウトパターンデータ（ハ）から各
デバイス素子の認識を行う。この時点で認識されたデバ
イス素子がレイアウトパターンデータのどの部分昏こ存
在しているのかがわかる。このデバイス素子の位置座標
格納ファイル（イ）と、認識されたデバイス素子がどの
程度のデバイス値を持っているかがわかるデバイス素子
のデバイス値格納ファイル（イ）と、認識されたデバイ
ス素子がどのように接続しているかがわかるデバイス素
子間接続情報ファイル（ハ）が出来る。
デバイス素子の認識を行う。この時点で認識されたデバ
イス素子がレイアウトパターンデータのどの部分昏こ存
在しているのかがわかる。このデバイス素子の位置座標
格納ファイル（イ）と、認識されたデバイス素子がどの
程度のデバイス値を持っているかがわかるデバイス素子
のデバイス値格納ファイル（イ）と、認識されたデバイ
ス素子がどのように接続しているかがわかるデバイス素
子間接続情報ファイル（ハ）が出来る。
次に、認識されたデバイス素子をシンボルに置き換える
際に使われるシンボルの形状を定義したシンボル形状格
納ファイル翰を作成する。シン、ポル形状格納ファイル
翰が用意されると、既に認識されているデバイス素子の
位置座標の情報と同時に読み込み、デバイス素子とシン
ボルとの置き換え■を行う。この置き換えの方法は第５
図、第６図に示す。
際に使われるシンボルの形状を定義したシンボル形状格
納ファイル翰を作成する。シン、ポル形状格納ファイル
翰が用意されると、既に認識されているデバイス素子の
位置座標の情報と同時に読み込み、デバイス素子とシン
ボルとの置き換え■を行う。この置き換えの方法は第５
図、第６図に示す。
第５図はレイアウトパターン上のトランジスタゲート部
分におけるシンボルへの置き換えの方法を示したもので
、レイアウトパターン上のトランジスタゲート（ロ）は
デバイス素子認識の際に、ポリシリコンマスク（至）と
ソースドレインマスク（至）のＡＮＤ部分として認識さ
れる（第５図（ａ））。認識されたデバイス素子の位置
座標は認識されたポリゴンの４頂点（Ａ＋ −Ａｔ 、
Ｂｔ ｔ Ｂｔ ）の座標データをとる（第５図（ｂ
））。次に、４頂点の座標データより、認識されたポリ
ゴンの中心座標Ｘを求め、この座標Ｘを認識されたデバ
イス素子の中心位置座標とし、シンボルへの置き換えに
用いる座標データとする（第５図（Ｃ））。一方、シン
ボル形状格納ファイル翰に登録されているトランジスタ
シンボル（至）はシンボルの基準点に）を持ち、シンボ
ルへの置き換えが行われる時認識デバイス素子の中心位
置座標Ｘ上にシンボルの基準点−が置かれ、置き換えが
成立する（第５図（ｄ））。以上がレイアウトパターン
データのデバイス素子から回路図シンボルへの置き換え
の方法である。
分におけるシンボルへの置き換えの方法を示したもので
、レイアウトパターン上のトランジスタゲート（ロ）は
デバイス素子認識の際に、ポリシリコンマスク（至）と
ソースドレインマスク（至）のＡＮＤ部分として認識さ
れる（第５図（ａ））。認識されたデバイス素子の位置
座標は認識されたポリゴンの４頂点（Ａ＋ −Ａｔ 、
Ｂｔ ｔ Ｂｔ ）の座標データをとる（第５図（ｂ
））。次に、４頂点の座標データより、認識されたポリ
ゴンの中心座標Ｘを求め、この座標Ｘを認識されたデバ
イス素子の中心位置座標とし、シンボルへの置き換えに
用いる座標データとする（第５図（Ｃ））。一方、シン
ボル形状格納ファイル翰に登録されているトランジスタ
シンボル（至）はシンボルの基準点に）を持ち、シンボ
ルへの置き換えが行われる時認識デバイス素子の中心位
置座標Ｘ上にシンボルの基準点−が置かれ、置き換えが
成立する（第５図（ｄ））。以上がレイアウトパターン
データのデバイス素子から回路図シンボルへの置き換え
の方法である。
デバイス素子と回路図シンボルの置き換えが終わると、
次に配線レイアウトパターンとシンボル間結線との置き
換えを行う。第６図は配線レイアウトパターンからシン
ボル間結線に置き換える方法を示したもので、配線レイ
アウトパターンには主に、電源配線パターンに）、・ア
ルミ配線パターン■、ポリシリコン配線パターン（財）
等があげられる。
次に配線レイアウトパターンとシンボル間結線との置き
換えを行う。第６図は配線レイアウトパターンからシン
ボル間結線に置き換える方法を示したもので、配線レイ
アウトパターンには主に、電源配線パターンに）、・ア
ルミ配線パターン■、ポリシリコン配線パターン（財）
等があげられる。
デバイス素子のシンボルの置き換えが終わると次に、こ
れら配線レイアウトパターンを認識する（第６図（ａ）
）。認識された配線レイアウトパターンをシンボル間結
線に置き換えるために、配線レイアウトパターンのセン
ターラインデータをとる（第６図（ｂ））。この様にし
てとられたセンターラインデータと既に置き換えられた
シンボルとの未結線部分を自動的に、あるいは人手によ
り結びシンボル間の配線を完了する。この時、シンボル
形状格納ファイル翰から容量シンボル（財）及び電源シ
ンボルθ燵をよび出して、電源信号ラインには電源シン
ボルを、その他の信号ラインには容量シンボルを付加す
る（第６図（Ｃ））。以上が配線レイアウトパターンと
シンボル間結線との置き換えの方法である。
れら配線レイアウトパターンを認識する（第６図（ａ）
）。認識された配線レイアウトパターンをシンボル間結
線に置き換えるために、配線レイアウトパターンのセン
ターラインデータをとる（第６図（ｂ））。この様にし
てとられたセンターラインデータと既に置き換えられた
シンボルとの未結線部分を自動的に、あるいは人手によ
り結びシンボル間の配線を完了する。この時、シンボル
形状格納ファイル翰から容量シンボル（財）及び電源シ
ンボルθ燵をよび出して、電源信号ラインには電源シン
ボルを、その他の信号ラインには容量シンボルを付加す
る（第６図（Ｃ））。以上が配線レイアウトパターンと
シンボル間結線との置き換えの方法である。
この様にして、レイアウトパターンから変換された回路
図に既に認識されているデバイス素子のデバイス識別名
とデバイス値（トランジスタサイズ、寄生容量値、抵抗
値等）をデバイス値格納ファイル（財）から読みだして
記載する。
図に既に認識されているデバイス素子のデバイス識別名
とデバイス値（トランジスタサイズ、寄生容量値、抵抗
値等）をデバイス値格納ファイル（財）から読みだして
記載する。
以上のフローにより、レイアウトパターンデータからの
回路図の自動生成を完了する。
回路図の自動生成を完了する。
また、上記実施例ではＣＭＯＳトランジスタ構成のレイ
アウトパターンの場合について説明したが、この発明は
半導体集積回路のレイアウトパターン全般を対象とする
ものであって、ＮＭＯＳトランジスタ構成やＰＭΦＳト
ランジスタ構成、及びバイポーラ−型トランジスタ構成
に於けるレイアウトパターンの場合でも上記実施例と同
様の効果を奏する。
アウトパターンの場合について説明したが、この発明は
半導体集積回路のレイアウトパターン全般を対象とする
ものであって、ＮＭＯＳトランジスタ構成やＰＭΦＳト
ランジスタ構成、及びバイポーラ−型トランジスタ構成
に於けるレイアウトパターンの場合でも上記実施例と同
様の効果を奏する。
以上のようにこの発明によれば、レイアウトパターン図
のデバイス素子の相対的位置関係、あるいは相対的方向
関係とほぼ１対１；こ対応する回路図を生成するため、
レイアウトパターン上の接続ミスを回路図上で容易に発
見することができ、またレイアウトパターンデータから
得られる回路接続情報及びデバイス値情報の出力リスト
とマツチする回路図を生成し、なおか、つ、回路図上に
レイアウトパターンから抽出されたデバイス値を記載す
るため、生成された回路図を見ることによりその回路の
大まかな特性が容易にわかるという効果がある。
のデバイス素子の相対的位置関係、あるいは相対的方向
関係とほぼ１対１；こ対応する回路図を生成するため、
レイアウトパターン上の接続ミスを回路図上で容易に発
見することができ、またレイアウトパターンデータから
得られる回路接続情報及びデバイス値情報の出力リスト
とマツチする回路図を生成し、なおか、つ、回路図上に
レイアウトパターンから抽出されたデバイス値を記載す
るため、生成された回路図を見ることによりその回路の
大まかな特性が容易にわかるという効果がある。
第１図はこの発明の一実施例であるＣＭＯＳトランジス
タ構成の３人力ＮＡＮＤの場合の自動生成された回路図
、第２図は第１図の回路図を生成する前のＣＭＯＳトラ
ンジスタ構成の３人力ＮＡＮＤの場合のレイアウトパタ
ーン図、第３図は第２図のレイアウトパターンから得ら
れた回路接続情報及びデバイス値情報の出力リスト図、
第４図はレイアウトパターンから回路図生成までの過程
を示したフローチャート図、第５図はレイアウトパター
ン上のトランジスタゲート部分におけるシンボルへの置
き換え方法を示した説明図、第６図は配線レイアウトパ
ターンからシンボル間結線に置き換える方法を示した説
明図、第７図は従来のレイアウトパターン図のデバイス
素子の認識について示したフローチャート図である。 図において、（１）は電源シンボル、（２）はＧＮＤシ
ンボル、（３）はＰｃｈ トランジスタシンボル、（４
）はＮｃｈトランジスタシンボル、（５）は容量シンボ
ル、（６）はトランジスタ寄生容量シンボル、（７）は
抵抗シンボル、（８）はＰｃｈ ）ランジスタデバイス
値（”／Ｗ）、（９）はＮｃｈ ）ランジスタデバイス
値（”／Ｗ）、αＱは容量デバイス値、αυはトランジ
スタ寄生容量デバイス値、＠は抵抗デバイス値、（２）
はデバイス識別名、Ｑ４）は電源アルミ配線、αＧはＧ
ＮＤアルミ配線、Ｍはピ拡散、αηは？拡散、（ト）は
Ｐｃｈ ）ランジスタゲート、０呻はＮｃｈ トランジ
スタゲート、翰はｐｏｌｙ配線、Ｑｌ）はアルミ配線、
（イ）はアイランド、＠はコンタクトホール、（ハ）は
拡散抵抗を示す。
タ構成の３人力ＮＡＮＤの場合の自動生成された回路図
、第２図は第１図の回路図を生成する前のＣＭＯＳトラ
ンジスタ構成の３人力ＮＡＮＤの場合のレイアウトパタ
ーン図、第３図は第２図のレイアウトパターンから得ら
れた回路接続情報及びデバイス値情報の出力リスト図、
第４図はレイアウトパターンから回路図生成までの過程
を示したフローチャート図、第５図はレイアウトパター
ン上のトランジスタゲート部分におけるシンボルへの置
き換え方法を示した説明図、第６図は配線レイアウトパ
ターンからシンボル間結線に置き換える方法を示した説
明図、第７図は従来のレイアウトパターン図のデバイス
素子の認識について示したフローチャート図である。 図において、（１）は電源シンボル、（２）はＧＮＤシ
ンボル、（３）はＰｃｈ トランジスタシンボル、（４
）はＮｃｈトランジスタシンボル、（５）は容量シンボ
ル、（６）はトランジスタ寄生容量シンボル、（７）は
抵抗シンボル、（８）はＰｃｈ ）ランジスタデバイス
値（”／Ｗ）、（９）はＮｃｈ ）ランジスタデバイス
値（”／Ｗ）、αＱは容量デバイス値、αυはトランジ
スタ寄生容量デバイス値、＠は抵抗デバイス値、（２）
はデバイス識別名、Ｑ４）は電源アルミ配線、αＧはＧ
ＮＤアルミ配線、Ｍはピ拡散、αηは？拡散、（ト）は
Ｐｃｈ ）ランジスタゲート、０呻はＮｃｈ トランジ
スタゲート、翰はｐｏｌｙ配線、Ｑｌ）はアルミ配線、
（イ）はアイランド、＠はコンタクトホール、（ハ）は
拡散抵抗を示す。
Claims (1)
- 半導体集積回路のレイアウトパターン図に於けるデバイ
ス素子の位置関係を相対的に認識し、この認識されたデ
バイス素子の相対的位置関係あるいは、相対的方向関係
とほぼ１対１になる様な回路図を自動で生成するととも
に、前記レイアウトパターンから得られるデバイス定数
も自動で上記回路図に記載することを特徴とする回路図
自動生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117367A JPH01287778A (ja) | 1988-05-13 | 1988-05-13 | 回路図自動生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117367A JPH01287778A (ja) | 1988-05-13 | 1988-05-13 | 回路図自動生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287778A true JPH01287778A (ja) | 1989-11-20 |
Family
ID=14709910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117367A Pending JPH01287778A (ja) | 1988-05-13 | 1988-05-13 | 回路図自動生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340174A (ja) * | 1991-01-29 | 1992-11-26 | Nec Corp | 電子回路設計装置 |
-
1988
- 1988-05-13 JP JP63117367A patent/JPH01287778A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340174A (ja) * | 1991-01-29 | 1992-11-26 | Nec Corp | 電子回路設計装置 |
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