JPH03280018A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH03280018A JPH03280018A JP2081707A JP8170790A JPH03280018A JP H03280018 A JPH03280018 A JP H03280018A JP 2081707 A JP2081707 A JP 2081707A JP 8170790 A JP8170790 A JP 8170790A JP H03280018 A JPH03280018 A JP H03280018A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリックス方式の液晶表示装置
に関する。
に関する。
本発明は、薄膜トランジスタを用いたアクティブマトリ
ックス方式の液晶表示装置において、各画素の付加容量
を、その誘電体膜を薄膜トランジスタのゲート絶縁膜よ
り薄くして単位面積当りの容量が薄膜トランジスタの単
位面積当りのゲート容量より大となるように構成するこ
とによって、液晶セルに印加される電圧の保持を確実に
すると共に薄膜トランジスタで構成される走査回路部に
おける入力容量を低減し、駆動電力の低減化を図るよう
にしたものである。
ックス方式の液晶表示装置において、各画素の付加容量
を、その誘電体膜を薄膜トランジスタのゲート絶縁膜よ
り薄くして単位面積当りの容量が薄膜トランジスタの単
位面積当りのゲート容量より大となるように構成するこ
とによって、液晶セルに印加される電圧の保持を確実に
すると共に薄膜トランジスタで構成される走査回路部に
おける入力容量を低減し、駆動電力の低減化を図るよう
にしたものである。
アクティブマトリックス方式の液晶表示装置における１
画素の構成は、第５図の等価回路図で示すように、液晶
セル（１）に対して１つのスイッチング用薄膜トランジ
スタ（２）と付加容量Ｃｓを有し、薄膜トランジスタ（
２）のソースが信号線（３）に接続され、ドレインが液
晶セル（１）の透明画素電極に接続され、ゲートが選択
線（４）に接続されて成る。具体的構造は、第６図に示
すようにガラス等からなる透明の絶縁基板（５）上にス
イッチング用薄膜トランジスタ（２）のチャンネルを構
成する第１層目の多結晶シリコン膜（６）が形成され、
この多結晶シリコン膜（６）上にゲート絶縁膜（７）を
介して第２層目の多結晶シリコン膜によるゲート電極（
８）が形成され、ゲート部を挟んでソース領域（６Ｓ）
及びドレイン領域（６Ｄ）が形成される。ゲート電極（
８）は選択線（４）と共用される。ゲート電極（８）を
覆うように全面に第１の絶縁膜（９）が形成され、第１
の絶縁膜（９）のコンタクトホールを介して例えばＡＩ
による信号線（３）がソース領域（６Ｓ）に接続される
。さらに全面に第２の絶縁膜（１０）が被着形成され、
この第２の絶縁膜（１０）上に例えばＩＴＯ（酸化イン
ジウム錫）膜による透明画素電極（１１）が形成され、
その一部が第１及び第２の絶縁膜（９）及び（１０）を
通して形成したコンタクトホールを介して薄膜トランジ
スタ（２）のドレイン領域（６Ｄ）に接続される。そし
て、内面に配線部分（選択線（４）、信号線（３）等が
存在する部分）及び薄膜トランジスタ（２）に対応する
箇所に光遮蔽層（１２）が形成され、光遮蔽層（１２）
を含む全面に対向電極（１３）が形成されたガラス等か
らなるもう一方の透明絶縁基板（１４）が絶縁基板（５
）に対向して配され、両基板（５）及び（１４）間に液
晶層（１５）が封入されて形成される。
画素の構成は、第５図の等価回路図で示すように、液晶
セル（１）に対して１つのスイッチング用薄膜トランジ
スタ（２）と付加容量Ｃｓを有し、薄膜トランジスタ（
２）のソースが信号線（３）に接続され、ドレインが液
晶セル（１）の透明画素電極に接続され、ゲートが選択
線（４）に接続されて成る。具体的構造は、第６図に示
すようにガラス等からなる透明の絶縁基板（５）上にス
イッチング用薄膜トランジスタ（２）のチャンネルを構
成する第１層目の多結晶シリコン膜（６）が形成され、
この多結晶シリコン膜（６）上にゲート絶縁膜（７）を
介して第２層目の多結晶シリコン膜によるゲート電極（
８）が形成され、ゲート部を挟んでソース領域（６Ｓ）
及びドレイン領域（６Ｄ）が形成される。ゲート電極（
８）は選択線（４）と共用される。ゲート電極（８）を
覆うように全面に第１の絶縁膜（９）が形成され、第１
の絶縁膜（９）のコンタクトホールを介して例えばＡＩ
による信号線（３）がソース領域（６Ｓ）に接続される
。さらに全面に第２の絶縁膜（１０）が被着形成され、
この第２の絶縁膜（１０）上に例えばＩＴＯ（酸化イン
ジウム錫）膜による透明画素電極（１１）が形成され、
その一部が第１及び第２の絶縁膜（９）及び（１０）を
通して形成したコンタクトホールを介して薄膜トランジ
スタ（２）のドレイン領域（６Ｄ）に接続される。そし
て、内面に配線部分（選択線（４）、信号線（３）等が
存在する部分）及び薄膜トランジスタ（２）に対応する
箇所に光遮蔽層（１２）が形成され、光遮蔽層（１２）
を含む全面に対向電極（１３）が形成されたガラス等か
らなるもう一方の透明絶縁基板（１４）が絶縁基板（５
）に対向して配され、両基板（５）及び（１４）間に液
晶層（１５）が封入されて形成される。
付加容量Ｃｓは図示せざるも、薄膜トランジスタ（２）
のチャンネルを構成する第１層目の多結晶シリコン膜と
選択線（４）と共用するゲート電極（８）（第５図では
隣りの選択線（４））を構成する第２層目の多結晶シリ
コン膜を両電極とし、その間の絶縁膜（−船釣には薄膜
トランジスタ（２）のゲート絶縁膜（７）と同じ絶縁膜
）を誘電体膜として構成される。
のチャンネルを構成する第１層目の多結晶シリコン膜と
選択線（４）と共用するゲート電極（８）（第５図では
隣りの選択線（４））を構成する第２層目の多結晶シリ
コン膜を両電極とし、その間の絶縁膜（−船釣には薄膜
トランジスタ（２）のゲート絶縁膜（７）と同じ絶縁膜
）を誘電体膜として構成される。
この付加容量Ｃｓは液晶セル（１）に印加される電圧を
保持するのが目的であるために、出来るだけ容量は大き
い方が良い。
保持するのが目的であるために、出来るだけ容量は大き
い方が良い。
一方、多結晶シリコン膜による薄膜トランジスタを用い
たアクティブマトリックス方式の液晶表示装置では、透
明画素電極（１１）及びスイッチング用薄膜トランジス
タ（２）が形成された同一の基板（５）上に水平及び垂
直の走査回路を一体に形成することが一般的に行われて
いる。
たアクティブマトリックス方式の液晶表示装置では、透
明画素電極（１１）及びスイッチング用薄膜トランジス
タ（２）が形成された同一の基板（５）上に水平及び垂
直の走査回路を一体に形成することが一般的に行われて
いる。
（発明が解決しようとする課題〕
上述の走査回路部を同一の基板（５）上に形成したアク
ティブマトリックス方式の液晶表示装置におていは、画
素のスイッチングトランジスタ（２）と走査回路部が同
一の薄膜トランジスタによって構成される。ここで、走
査回路部は外部からの信号入力部となるために、トラン
ジスタの入力容量（ゲート容量）は小さい方が駆動電力
が小さくてよいので望ましい。しかし、入力容量を小さ
くするように薄膜トランジスタを形成した場合、之と同
し工程で作られる画素の付加容量Ｃｓが容量的に制約を
受けることになる。
ティブマトリックス方式の液晶表示装置におていは、画
素のスイッチングトランジスタ（２）と走査回路部が同
一の薄膜トランジスタによって構成される。ここで、走
査回路部は外部からの信号入力部となるために、トラン
ジスタの入力容量（ゲート容量）は小さい方が駆動電力
が小さくてよいので望ましい。しかし、入力容量を小さ
くするように薄膜トランジスタを形成した場合、之と同
し工程で作られる画素の付加容量Ｃｓが容量的に制約を
受けることになる。
本発明は、上述の点に鑑み、走査回路部における薄膜ト
ランジスタの入力容量を小さくし、しかも、画素の付加
容量を大きくして、駆動電力の低減化と液晶セルの電圧
保持を可能にした液晶表示装置を提供するものである。
ランジスタの入力容量を小さくし、しかも、画素の付加
容量を大きくして、駆動電力の低減化と液晶セルの電圧
保持を可能にした液晶表示装置を提供するものである。
本発明は、薄膜トランジスタを用いたアクティブマトリ
・７クス方式の液晶表示装置において、各画素の付加容
量Ｃｓを、薄膜トランジスタ（２）（２３）のチャンネ
ルを構成する薄膜とゲート電極（８）を構成する薄膜を
両電極（２５）及び（２７）として、この両電極（２６
）及び（２７）間に薄膜トランジスタのゲート絶縁膜（
７）より薄い誘電体膜（２６）を有して単位面積当りの
容量が薄膜トランジスタの単位面積当りのゲート容量よ
り大となるように構成する。
・７クス方式の液晶表示装置において、各画素の付加容
量Ｃｓを、薄膜トランジスタ（２）（２３）のチャンネ
ルを構成する薄膜とゲート電極（８）を構成する薄膜を
両電極（２５）及び（２７）として、この両電極（２６
）及び（２７）間に薄膜トランジスタのゲート絶縁膜（
７）より薄い誘電体膜（２６）を有して単位面積当りの
容量が薄膜トランジスタの単位面積当りのゲート容量よ
り大となるように構成する。
（作用］
本発明の構成によれば、各画素の付加容量Ｃｓとしては
薄膜トランジスタ（２）（２３）のゲート絶縁膜（７）
より薄い誘電体膜（２６）を有して構成されるので、容
量の大きい付加容量が得られ、液晶セルに印加される電
圧が確実に保持される。
薄膜トランジスタ（２）（２３）のゲート絶縁膜（７）
より薄い誘電体膜（２６）を有して構成されるので、容
量の大きい付加容量が得られ、液晶セルに印加される電
圧が確実に保持される。
一方、薄膜トランジスタ（２３）ではそのゲート絶縁膜
（７）を付加容量Ｃｓの誘電体膜（２６）より厚く形成
されるので、ゲート容量が小さい薄膜トランジスタ（２
３）が得られ、走査回路部における入力容量が低減され
、駆動電力の低減が図れる。
（７）を付加容量Ｃｓの誘電体膜（２６）より厚く形成
されるので、ゲート容量が小さい薄膜トランジスタ（２
３）が得られ、走査回路部における入力容量が低減され
、駆動電力の低減が図れる。
［実施例〕
以下、図面を参照して本発明によるアクティブマトリッ
クス方式の液晶表示装置の実施例を説明する。
クス方式の液晶表示装置の実施例を説明する。
第１図は、本発明に係るアクティブマトリックス方式の
液晶表示装置の要部、即ち同一の基板上に透明画素電極
、スイッチング用薄膜トランジスタ、付加容量、走査回
路部等が集積された所謂アクティブマトリックス基板を
示す一例である。
液晶表示装置の要部、即ち同一の基板上に透明画素電極
、スイッチング用薄膜トランジスタ、付加容量、走査回
路部等が集積された所謂アクティブマトリックス基板を
示す一例である。
第１図において、（５）はガラス等からなる透明の絶縁
基板を示し、この基板（５）上に画素形成部（２１）に
おいてスイッチング用薄膜トランジスタ（２）、付加容
量Ｃｓ及び図示せざるも透明画素電極が形成されると共
に、周辺の走査回路形成部（２２）において走査回路部
を構成する薄膜トランジスタ（２３）が形成されて成る
。しかして、スイッチング用薄膜トランジスタ（２）は
基板（５）上にチャンネル及びソース領域（６Ｓ）、ド
レイン領域（６Ｄ）を構成する第１層目の多結晶シリコ
ン膜（２４）を有し、その上に所要の膜厚ｔＩのゲート
絶縁膜（７）を介して第２層目の多結晶シリコン膜によ
るゲート電極（８）（ここでは選択線（４）と共用して
いる）を形成して構成する。付加容量Ｃｓは薄膜トラン
ジスタ（２）のドレイン領域（６Ｄ）と連続するように
之と一体に形成した多結晶シリコン膜を一方の電極（２
５）として、この電極（２５）上に薄膜トランジスタ（
２）のゲート絶縁膜（７）より薄い膜厚ｔ ｚ（＜ ｔ
、）の誘電体膜（２６）を介してゲート電極（８）を
構成する第２層目の多結晶シリコン膜からなる他方の電
極（２７）を形成して構成する。
基板を示し、この基板（５）上に画素形成部（２１）に
おいてスイッチング用薄膜トランジスタ（２）、付加容
量Ｃｓ及び図示せざるも透明画素電極が形成されると共
に、周辺の走査回路形成部（２２）において走査回路部
を構成する薄膜トランジスタ（２３）が形成されて成る
。しかして、スイッチング用薄膜トランジスタ（２）は
基板（５）上にチャンネル及びソース領域（６Ｓ）、ド
レイン領域（６Ｄ）を構成する第１層目の多結晶シリコ
ン膜（２４）を有し、その上に所要の膜厚ｔＩのゲート
絶縁膜（７）を介して第２層目の多結晶シリコン膜によ
るゲート電極（８）（ここでは選択線（４）と共用して
いる）を形成して構成する。付加容量Ｃｓは薄膜トラン
ジスタ（２）のドレイン領域（６Ｄ）と連続するように
之と一体に形成した多結晶シリコン膜を一方の電極（２
５）として、この電極（２５）上に薄膜トランジスタ（
２）のゲート絶縁膜（７）より薄い膜厚ｔ ｚ（＜ ｔ
、）の誘電体膜（２６）を介してゲート電極（８）を
構成する第２層目の多結晶シリコン膜からなる他方の電
極（２７）を形成して構成する。
本例では、他方の電極（２７）は垂直方向に関する隣り
の選択線（ゲート電極）に対応している。
の選択線（ゲート電極）に対応している。
一方、走査回路部を構成する薄膜トランジスタ（２３）
は、スイッチング用薄膜トランジスタ（２）と同一に構
成するもので、図示のようにチャンネル及びソース領域
（６Ｓ）、ドレイン領域（６Ｄ）を構成する第１層目の
多結晶シリコン膜（２４）上にスイッチング用薄膜トラ
ンジスタ（２）と同一の膜厚ｔ１のゲート絶縁膜（７）
を介して第２層目の多結晶シリコン膜によるゲート電極
（８）を形成して構成する。このようにしてアクティブ
マトリックス基板（２９）を構成する。この後は、通常
のようにこのアクティブマトリックス基板（２９）に対
向して第６図で示すと同じように光遮蔽層、対向電極を
有するもう一方のガラス等からなる透明の絶縁基板を配
し、その間に液晶層を封入して液晶表示装置を構成する
。
は、スイッチング用薄膜トランジスタ（２）と同一に構
成するもので、図示のようにチャンネル及びソース領域
（６Ｓ）、ドレイン領域（６Ｄ）を構成する第１層目の
多結晶シリコン膜（２４）上にスイッチング用薄膜トラ
ンジスタ（２）と同一の膜厚ｔ１のゲート絶縁膜（７）
を介して第２層目の多結晶シリコン膜によるゲート電極
（８）を形成して構成する。このようにしてアクティブ
マトリックス基板（２９）を構成する。この後は、通常
のようにこのアクティブマトリックス基板（２９）に対
向して第６図で示すと同じように光遮蔽層、対向電極を
有するもう一方のガラス等からなる透明の絶縁基板を配
し、その間に液晶層を封入して液晶表示装置を構成する
。
次に、かかるアクティブマトリックス基板（２９）の製
法例を第２図〜第４図に示す。
法例を第２図〜第４図に示す。
第２図の例は、先ず第２図Ａに示すように、ガラス等の
絶縁基板（５）上に第１の多結晶シリコン膜を形成し、
之をパターニングして画素形成部（２１）においてスイ
ッチング用薄膜トランジスタのチャンネルと付加容量の
一方の電極となる互に連続した共通の多結晶シリコン膜
（２４，）を形成し、周辺部において走査回路部の薄膜
トランジスタのチャンネルを構成する多結晶シリコン膜
（２４□）を形成する。そして、側条結晶シリコン膜（
２４＋）及び（２４□）上に、ゲート絶縁膜となる所要
の膜厚ｔ１のＳｉＯ□膜（３２）を被着形成する。次に
、第２図Ｂに示すように、レジストマスク（３３）を介
して付加容量に対応する部分のＳｉＯ□膜（３２）を一
部選択エッチングしてＳｉＯ□膜（３２）よりなるゲー
ト絶縁膜（７）の膜厚ｔｌ より薄い膜厚ｔ２のＳｉＯ
□膜（３２）よりなる誘電体膜（２６）を形成する。次
いでレジストマスク（３３）をそのままにして誘電体膜
（２６）直下の多結晶シリコン膜（３０）に例えばＡｓ
” （３５）を選択的にイオン注入して付加容量の一
方の電極（２５）を形成する。
絶縁基板（５）上に第１の多結晶シリコン膜を形成し、
之をパターニングして画素形成部（２１）においてスイ
ッチング用薄膜トランジスタのチャンネルと付加容量の
一方の電極となる互に連続した共通の多結晶シリコン膜
（２４，）を形成し、周辺部において走査回路部の薄膜
トランジスタのチャンネルを構成する多結晶シリコン膜
（２４□）を形成する。そして、側条結晶シリコン膜（
２４＋）及び（２４□）上に、ゲート絶縁膜となる所要
の膜厚ｔ１のＳｉＯ□膜（３２）を被着形成する。次に
、第２図Ｂに示すように、レジストマスク（３３）を介
して付加容量に対応する部分のＳｉＯ□膜（３２）を一
部選択エッチングしてＳｉＯ□膜（３２）よりなるゲー
ト絶縁膜（７）の膜厚ｔｌ より薄い膜厚ｔ２のＳｉＯ
□膜（３２）よりなる誘電体膜（２６）を形成する。次
いでレジストマスク（３３）をそのままにして誘電体膜
（２６）直下の多結晶シリコン膜（３０）に例えばＡｓ
” （３５）を選択的にイオン注入して付加容量の一
方の電極（２５）を形成する。
次に、第２図Ｃに示すように、レジストマスク（３３）
を除去した後、全面に第２の多結晶シリコン膜（３４）
を形成する。次に、第２図りに示すように第２の多結晶
シリコン膜（３４）をバターニングして、付加容量の他
方の電極（２７）と、スイッチング用の薄膜トランジス
タ（２）のゲート電極（８）と、走査回路部の薄膜トラ
ンジスタ（２３）のゲート電極（８）を形成する。次に
、これら他方の電極（２７）、両ゲート電極（８）をマ
スクとして例えばＡｓ” （３６）をイオン注入してス
イッチング用の薄膜トランジスタ（２）のソース領域（
６Ｓ）及びドレイン領域（６Ｄ）を形成すると共に、走
査回路部の薄膜トランジスタ（２３）のソース領域（６
Ｓ）及びドレイン領域（６Ｄ）を形成する。
を除去した後、全面に第２の多結晶シリコン膜（３４）
を形成する。次に、第２図りに示すように第２の多結晶
シリコン膜（３４）をバターニングして、付加容量の他
方の電極（２７）と、スイッチング用の薄膜トランジス
タ（２）のゲート電極（８）と、走査回路部の薄膜トラ
ンジスタ（２３）のゲート電極（８）を形成する。次に
、これら他方の電極（２７）、両ゲート電極（８）をマ
スクとして例えばＡｓ” （３６）をイオン注入してス
イッチング用の薄膜トランジスタ（２）のソース領域（
６Ｓ）及びドレイン領域（６Ｄ）を形成すると共に、走
査回路部の薄膜トランジスタ（２３）のソース領域（６
Ｓ）及びドレイン領域（６Ｄ）を形成する。
これによって、同一の膜厚ｔ、のゲート絶縁膜（７）を
有したスイッチング用薄膜トランジスタ（２）及び走査
回路部の薄膜トランジスタ（２３）と、ゲート絶縁膜（
７）より薄い膜厚ｔ２の誘電体膜（２６）と之を挟む多
結晶シリコン膜による両電極（２５）及び（２７）とか
らなる付加容量Ｃｓが形成された目的のアクティブマト
リックス基板（２９）が得られる。
有したスイッチング用薄膜トランジスタ（２）及び走査
回路部の薄膜トランジスタ（２３）と、ゲート絶縁膜（
７）より薄い膜厚ｔ２の誘電体膜（２６）と之を挟む多
結晶シリコン膜による両電極（２５）及び（２７）とか
らなる付加容量Ｃｓが形成された目的のアクティブマト
リックス基板（２９）が得られる。
第３図の例は、先ず第３図Ａに示すように基板（５）上
に第２図と同様に多結晶シリコン膜（２４，）及び（２
４□）を形成した後、側条結晶シリコン膜（２４、）及
び（２４□）上にゲート絶縁膜となる所要の膜厚し。
に第２図と同様に多結晶シリコン膜（２４，）及び（２
４□）を形成した後、側条結晶シリコン膜（２４、）及
び（２４□）上にゲート絶縁膜となる所要の膜厚し。
の３層構造の絶縁膜即ちＳｉＯ□膜（３８）、Ｓｉ、Ｎ
４膜（３９）及びＳｉＯ□膜（４０）を被着形成する。
４膜（３９）及びＳｉＯ□膜（４０）を被着形成する。
次に、第３図Ｂに示すように、レジストマスク（３３）
を介して付加容量に対応する部分の例えば３層目のＳｉ
Ｏ２膜（４０）のみを選択的にエツチング除去して３層
構造によるゲート絶縁膜（７）の膜厚ｔ１より薄い膜厚
ｔ２の５ｉｎ２膜（３８）とＳｉ＋Ｎａ膜（３９）の２
Ｎ構造による誘電体膜（２６）を形成する。次いで誘電
体膜（２６）直下の多結晶シリコン膜に例えばＡｓ ”
（３５）をイオン注入して付加容量の一方の電極（２
５）を形成する。次に、第３図Ｃに示すように、レジス
トマスク（３３）を除去した後、全面に第２の多結晶シ
リコン膜（３４）を形成する。次に、第３図りに示すよ
うに第２の多結晶シリコン膜（３４）をバターニングし
て付加容量の他方の電極（２７）と、スイッチング用の
薄膜トランジスタ（２）のゲート電極（８）と、走査回
路部の薄膜トランジスタのゲート電極（８）を形成する
。
を介して付加容量に対応する部分の例えば３層目のＳｉ
Ｏ２膜（４０）のみを選択的にエツチング除去して３層
構造によるゲート絶縁膜（７）の膜厚ｔ１より薄い膜厚
ｔ２の５ｉｎ２膜（３８）とＳｉ＋Ｎａ膜（３９）の２
Ｎ構造による誘電体膜（２６）を形成する。次いで誘電
体膜（２６）直下の多結晶シリコン膜に例えばＡｓ ”
（３５）をイオン注入して付加容量の一方の電極（２
５）を形成する。次に、第３図Ｃに示すように、レジス
トマスク（３３）を除去した後、全面に第２の多結晶シ
リコン膜（３４）を形成する。次に、第３図りに示すよ
うに第２の多結晶シリコン膜（３４）をバターニングし
て付加容量の他方の電極（２７）と、スイッチング用の
薄膜トランジスタ（２）のゲート電極（８）と、走査回
路部の薄膜トランジスタのゲート電極（８）を形成する
。
そして、これら電極（２７）及び両ゲート電極（８）を
マスクとして例えばＡｓ” （３６）をイオン注入して
スイッチング用薄膜トランジスタ（２）のソース領域（
６ｓ）及びドレイン領域（６Ｄ）を形成すると共に、走
査回路部の薄膜トランジスタ（２３）のソース領域（６
Ｓ）及びドレイン領域（６Ｄ）を形成する。
マスクとして例えばＡｓ” （３６）をイオン注入して
スイッチング用薄膜トランジスタ（２）のソース領域（
６ｓ）及びドレイン領域（６Ｄ）を形成すると共に、走
査回路部の薄膜トランジスタ（２３）のソース領域（６
Ｓ）及びドレイン領域（６Ｄ）を形成する。
この製法においても膜厚ｔ１のゲート絶縁膜（８）を有
するスイッチング用薄膜トランジスタ（２）及び走査回
路部の薄膜トランジスタ（２３）と、また、ゲート絶縁
膜（７）より薄い誘電体膜（２６）を有する付加容量Ｃ
ｓが形成されたアクティブマトリックス基板（２９）が
得られる。
するスイッチング用薄膜トランジスタ（２）及び走査回
路部の薄膜トランジスタ（２３）と、また、ゲート絶縁
膜（７）より薄い誘電体膜（２６）を有する付加容量Ｃ
ｓが形成されたアクティブマトリックス基板（２９）が
得られる。
第４図の例は、先ず第４図Ａ及びＢに示すように、基板
（５）上に上側と同じように多結晶シリコン膜（２４，
）及び（２４□）を形成し、側条結晶シリコン膜（２４
，）及び（２４□）上に全面均一にゲート絶縁膜となる
所要の膜厚の５ｉＯｚ膜（４２）を形成する。そして、
レジストマスク（３３）を介して付加容量に対応する部
分のＳｉＯ□膜（４２）を選択エツチングして薄くし７
、その薄いＳｉ０ｇ膜（４２）直下に例えばＡｓ ”
（３５）をイオン注入して付加容量の一方の電極（２５
）を形成する。次に、第４図Ｃに示すように５ｉｎ２膜
（４２）上に順次５ｉｉＮｎ膜（４３）及び５ｉｎ２膜
（４４）を被着形成す°る。これによって３Ｎ構造によ
る膜厚ｔ１のゲート絶縁膜（７）が形成されると共に、
同じ３層構造であるもゲート絶縁膜（７）より薄い膜厚
ｔ２の誘電体膜（２６）が形成される。そして、この上
に全面に第２の多結晶シリコン膜（３４）を形成する。
（５）上に上側と同じように多結晶シリコン膜（２４，
）及び（２４□）を形成し、側条結晶シリコン膜（２４
，）及び（２４□）上に全面均一にゲート絶縁膜となる
所要の膜厚の５ｉＯｚ膜（４２）を形成する。そして、
レジストマスク（３３）を介して付加容量に対応する部
分のＳｉＯ□膜（４２）を選択エツチングして薄くし７
、その薄いＳｉ０ｇ膜（４２）直下に例えばＡｓ ”
（３５）をイオン注入して付加容量の一方の電極（２５
）を形成する。次に、第４図Ｃに示すように５ｉｎ２膜
（４２）上に順次５ｉｉＮｎ膜（４３）及び５ｉｎ２膜
（４４）を被着形成す°る。これによって３Ｎ構造によ
る膜厚ｔ１のゲート絶縁膜（７）が形成されると共に、
同じ３層構造であるもゲート絶縁膜（７）より薄い膜厚
ｔ２の誘電体膜（２６）が形成される。そして、この上
に全面に第２の多結晶シリコン膜（３４）を形成する。
次いで、第４図りに示すように、第２の多結晶シリコン
膜（３４）をバターニングし、付加容量Ｃｓの他方の電
極（２７）と、スイッチング用の薄膜トランジスタ（２
）のゲート電極（８）と、走査回路部の薄膜トランジス
タ（２３）のゲート電極（８）を形成する。次で、Ａｓ
”（３６）をイオン注入してスイッチング用薄膜トラン
ジスタ（２）のソース領域（６Ｓ）及びドレイン領域（
６Ｄ）を形成すると共に、走査回路部の薄膜トランジス
タ（２３）のソース領域（６Ｓ）及びドレイン領域（６
０）を形成する。この製法においても膜厚ｔｌ のゲー
ト絶縁膜（８）を有するスイッチング用薄膜トランジス
タ（２）及び走査回路部の薄膜トランジスタ（２３）と
、薄い膜ｔ２の誘電体膜（２６）を有する付加容量Ｃｓ
が形成された目的のアクティブマトリックス基板（２９
）が得られる。
膜（３４）をバターニングし、付加容量Ｃｓの他方の電
極（２７）と、スイッチング用の薄膜トランジスタ（２
）のゲート電極（８）と、走査回路部の薄膜トランジス
タ（２３）のゲート電極（８）を形成する。次で、Ａｓ
”（３６）をイオン注入してスイッチング用薄膜トラン
ジスタ（２）のソース領域（６Ｓ）及びドレイン領域（
６Ｄ）を形成すると共に、走査回路部の薄膜トランジス
タ（２３）のソース領域（６Ｓ）及びドレイン領域（６
０）を形成する。この製法においても膜厚ｔｌ のゲー
ト絶縁膜（８）を有するスイッチング用薄膜トランジス
タ（２）及び走査回路部の薄膜トランジスタ（２３）と
、薄い膜ｔ２の誘電体膜（２６）を有する付加容量Ｃｓ
が形成された目的のアクティブマトリックス基板（２９
）が得られる。
上述の構成の液晶表示装置によれば、そのアクティブマ
トリックス基板において、水平と垂直の走査回路を構成
する薄膜トランジスタ（２３）では所要の膜厚ｔ１のゲ
ート絶縁膜（７）を形成することによって、ゲート容量
即ち入力容量を小さくすることができ、駆動電力を小さ
くすることができる。
トリックス基板において、水平と垂直の走査回路を構成
する薄膜トランジスタ（２３）では所要の膜厚ｔ１のゲ
ート絶縁膜（７）を形成することによって、ゲート容量
即ち入力容量を小さくすることができ、駆動電力を小さ
くすることができる。
一方、画素部の付加容量Ｃｓでは、薄膜トランジスタ（
２３）（２）と同一の工程で形成するも、誘電体膜（２
６）がゲート絶縁膜（７）より薄いことによって、単位
面積当りの容量がゲート容量のそれより大きくなり、従
って容量値の大きな付加容量Ｃｓが得られ、液晶セルに
印加される電圧の保持が確実になり、結果として画質向
上が図れる。
２３）（２）と同一の工程で形成するも、誘電体膜（２
６）がゲート絶縁膜（７）より薄いことによって、単位
面積当りの容量がゲート容量のそれより大きくなり、従
って容量値の大きな付加容量Ｃｓが得られ、液晶セルに
印加される電圧の保持が確実になり、結果として画質向
上が図れる。
本発明に係る液晶表示装置によれば、走査回路部の入力
容量を小さくし、画素部の付加容量を大きくすることが
できる。従って、駆動電力を低減できると共に、液晶セ
ルの電圧保持を確実にしたアクティブマトリックス方式
の液晶表示装置を得ることができる。
容量を小さくし、画素部の付加容量を大きくすることが
できる。従って、駆動電力を低減できると共に、液晶セ
ルの電圧保持を確実にしたアクティブマトリックス方式
の液晶表示装置を得ることができる。
第１図は本発明によるアクティブマトリックス方式の液
晶表示装置の要部（アクティブマトリックス基板）を示
す断面図、第２図〜第４図は夫々、本発明に係るアクテ
ィブマトリックス基板の製法例を示す製造工程図、第５
図はアクティブマトリックス方式の液晶表示装置の１画
素の等価回路図、第６図は１画素の断面図である。 （１）は液晶セル、（２）はスイッチング用薄膜トラン
ジスタ、Ｃｓは付加容量、 する薄膜トランジスタ、 （２７）は付加容量の電極、 （２３）は走査回路部を構成 （７）はゲート絶縁膜、（２５） （２６）は誘電体膜である。
晶表示装置の要部（アクティブマトリックス基板）を示
す断面図、第２図〜第４図は夫々、本発明に係るアクテ
ィブマトリックス基板の製法例を示す製造工程図、第５
図はアクティブマトリックス方式の液晶表示装置の１画
素の等価回路図、第６図は１画素の断面図である。 （１）は液晶セル、（２）はスイッチング用薄膜トラン
ジスタ、Ｃｓは付加容量、 する薄膜トランジスタ、 （２７）は付加容量の電極、 （２３）は走査回路部を構成 （７）はゲート絶縁膜、（２５） （２６）は誘電体膜である。
Claims (1)
- 【特許請求の範囲】 薄膜トランジスタを用いたアクティブマトリックス方
式の液晶表示装置において、 各画素の付加容量は、上記薄膜トランジスタのチャンネ
ルを構成する薄膜とゲート電極を構成する薄膜を両電極
として該両電極間に上記薄膜トランジスタのゲート絶縁
膜より薄い誘電体膜を有し、単位面積当りの容量が上記
薄膜トランジスタの単位面積当りのゲート容量より大と
なるように構成されて成る液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170790A JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8170790A JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280018A true JPH03280018A (ja) | 1991-12-11 |
| JP3070062B2 JP3070062B2 (ja) | 2000-07-24 |
Family
ID=13753857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8170790A Expired - Lifetime JP3070062B2 (ja) | 1990-03-29 | 1990-03-29 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070062B2 (ja) |
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-
1990
- 1990-03-29 JP JP8170790A patent/JP3070062B2/ja not_active Expired - Lifetime
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