JPH03280128A

JPH03280128A - マイクロプログラム制御装置

Info

Publication number: JPH03280128A
Application number: JP2078810A
Authority: JP
Inventors: Yukio Otaguro; 大田黒　幸雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1991-12-11
Also published as: KR910017278A; EP0451639A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、プロセッサ等における割込み処理とマイクロ
プログラムのシーケンス制御方式に関し、特に情報処理
装置の制御に使用されるものである。

（従来の技術）近来、マイクロプログラムを利用したプロセッサでは、
プロセッサの制御情報を格納したマイクロプログラム読
みだし専用メモリ（以下μＲＯＭと記す）を順次読み出
すことによってプロセッサの内部を制御し一連の処理を
行う方法、いわゆるシーケンス制御方式が用いられてい
る。

通常ではマイクロプログラムはμＲＯＭに記述された方
法によって順次呼び出され、一連の処理を行う。しかし
、処理エラーなどの不測の事態が発生した場合には、マ
イクロプログラムに割込みをかけて、発生した割込み要
因をマイクロプログラムに通知し、その要因に対応した
処理を行う必要がある。割込み要因の例としては、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ
　）が定義されていない命令コードを読み込んだ場合の
不正命令コード、ＭＭＵ　ＣＭｅｔｘｏｒｙ　Ｍａｎａ
ｇｅｒａｅｎｔ　Ｕｎｉｔ）でアドレス変換を行うとき
のページ不在等の場合のアドレス変換例外、デパック時
のアドレスマツチ等の場合のデパック例外、オペランド
リード時のバスエラーの場合のオペランドリードエラ、
−例外、オペランドライト時のバスエラーの場合のオペ
ランドライト例外、ＣＰＵ外部からの要求による割込み
の場合の外部割込みが挙げられる。

第１０図は、従来のマイクロプログラム制御装置を説明
するために、その原理的な構成を示すブロック図である
。

同図には、プロセッサの制御を行う情報を格納したμＲ
ＯＭｌ０と、μＲＯＭｌ０のアドレスを決定するマイク
ロアドレス選択回路１１と、μＲＯＭ１Ｏに格納された
マイクロ命令を保持するマイクロ命令レジスタ１２と、
プロセッサの処理中に発生する割込みを検出する複数の
割込み要因検出回路１３と、割込み要因検出回路１３各
々の出力を保持する複数のレジスタを有する割込み保持
レジスタ群１４、および割込み保持レジスタ群１４とマ
イクロ命令レジスタ１１に従ってマイクロ命令を分岐さ
せるかどうかを決定するマイクロ命令分岐判定回路１５
とが示されている。

同図において、通常はマイクロアドレス選択回路１１の
出力するマイクロアドレスに従ってマイクロ命令をμＲ
ＯＭｌ０から読み出してマイクロ命令レジスタ１２に蓄
え、蓄えられた命令によってプロセッサの動作を制御し
ている。ここで、処理エラーなどの原因によって割込み
が発生したとすると、割込みを検出した割込み要因検出
回路１３は割込み保持レジスタ群１４の各レジスタのう
ち発生した割込み要因に対応したレジスタに対して′１
″を書き込む。割込み保持レジスタ群１４の少なくとも
１つのレジスタに”１′が書き込まれると、割込みが発
生したことを示す割込み通知信号１Ｂがマイクロアドレ
ス選択回路１１に入力される。割込み通知信号１Ｂがマ
イクロアドレス選択回路１１に入力されるとマイクロア
ドレス選択回路１１は割込み処理を行う特定のアドレス
をμＲＯＭ１０に送り、割込み処理のプログラムが走り
始める。

割込み処理のマイクロプログラムでは、発生した割込み
に対応した処理を行う必要がある。そのためにはまず発
生した割込みが何であるがを知る必要がある。さらに、
複数の割込みが同時に発生した場合には、割込みの優先
順位にしたがって、優先度の高いものから順番に処理し
ていく必要がある。

以・下、第１０図を参照して、割込みの要因を調べる方
法を説明する。割込みの要因を調べるには、割込み保持
レジスタ群１４のどのレジスタに”　１′がセットされ
ているかを調べることにより行う。

割込み保持レジスタ群１４の各レジスタに”１”がセッ
トされているかどうかはマイクロ命令分岐判定回路１５
で行う。マイクロ命令分岐判定回路１５は割込み保持レ
ジスタ群１４の各レジスタのうち制御信号により指定し
たレジスタ力＜１”であるがどうかを判断し、　１”で
あれば分岐成立信号１７を２１゛にしてマイクロアドレ
ス選択回路１１に通知する。マイクロアドレス選択回路
１１は分岐成立信号１７が”１”になると分岐先アドレ
スで示されたアドレスを選択しμＲＯＭｌ０に出力する
。

第１０図の割込み保持レジスタ群１４の詳細を示すのが
第１１図である。同図の例では、種々の割込み要因ＷＯ
乃至Ｗ７に対応して割込み保持レジスタ群が８個のレジ
スタで実現されている。割込み要因ＷＯに対応するのが
ＲｅｇＯ１割込み要因Ｗ１に対応するのがＲｅｇｌであ
り、以下同様である。また、この例では割込みの優先度
はｗＯが一番高く、ＷＯ＞Ｗｌ　＞Ｗ２　＞Ｗ３　＞−−−−・−＞Ｗ７で
あるとする。

第１２図は、第１０図に示した構成の装置によって割込
みの要因を調べる方法の例を示したフローチャートであ
る。割込みレジスタ群１４の中のＲｅｇＯが”１″であ
れば割込み要因Ｗｏに対応した処理行う。次にＲｅｇｌ
を調べる。Ｒｅｇｌが”１″であれば割込み要因Ｗ１に
対応した処理行う。

同様に、優先度の高い割込みから順番に割込みを調べて
、割込みが発生していればその割込みに対応した処理を
行う。

第１３図は、第１２図に示したフローチャートに従い実
行されるマイクロプログラムがμＲＯＭに格納されてい
る様子を示す図である。例えば０番地にはＲｅ　ｇＯが
１１１１１であるかどうかを判断し、Ｒｅ　ｇＯが１１
”であれば１００番地へ分岐するマイクロプログラムが
格納されている。そして、１００番地には、割込み要因
Ｗ１に対応した処理を行うマイクロプログラムが格納さ
れている。

また、第１４図は、従来のマイクロプログラム制御装置
による割込み処理のタイミング図である。

ここでは、割込み保持レジスタ群の各レジスタのうち最
もプライオリティの低いＲｅ　ｇ７のみが”１”である
場合を考える。

クロックＴ２において割込み保持レジスタ群のＲｅｇ７
に”１”がセットされると、次のクロックＴ３でマイク
ロアドレス選択回路の中のマイクロアドレスレジスタに
強制的にＯ番地が書き込まれる。そして、クロックＴ４
においてμＲＯＭの０番地に格納されているマイクロ命
令（０）がマイクロ命令レジスタに書き込まれると同時
に命令が実行される。つまり、割込み保持レジスタ群の
ＲｅｇＯが”１′であるかどうかの検査を行う。

ここではＲｅｇＯは”０２であるので割込み要因ＷＯに
対応する割込み処理は行われない。もしＲｅｇＯが１１
”であれば１００番地に分岐する。

以下、同様にＲｅｇｌ乃至Ｒｅ　ｇ５について検査を行
う。そしてクロック７１８において、μＲＯＭの１４番
地に格納されているマイクロ命令（１４）が命令レジス
タに書き込まる。ここで、割込み保持レジスタ群のＲｅ
　ｇ７が”１”であるかどうかの検査を行い、Ｒｅｇ７
が０１０であるのでマイクロアドレス選択回路に分岐先
アドレスである１７０番地を出力する。このときマイク
ロアドレス選択回路の中の入力アドレスセレクタは分岐
先アドレスを指定しているので、次のクロックＴ１９で
はアドレスレジスタに１７０番地が書き込まれ、さらに
クロックＴ２０で割込み要因Ｗ７に対する処理（１７０
）が開始される。同図から分かるように、以上に示した
従来の例では、クロックＴ２で発生した割込みＷ７に対
し、クロックＴ２０でようやく割込み処理（１７０）が
開始されており、処理開始までに１８クロツクを要して
いる。

このように１１０図から第１４図を用いて示した従来技
術にあたっては、発生した割込みの要因を順次検査して
いるため、処理に時間がかかる。処理時間を増大させて
いる原因としては次の２点が挙げられる。

第１の原因は、一般に優先度の低い割込みほど発生回数
が多いという傾向にあるのに対し、第３図に示したよう
に、従来のマイクロプログラム制御装置では、優先度の
低い割込みは最後に検査される。

第２の原因は、プロセッサの構成が複雑になるとともに
処理に伴う割込みの種類が増大することにある。割込み
の種類が増大することにより割込み要因の検査に要する
時間がさらに増大する。

このように、従来例にあたっては割込み処理の性能低下
は免れない。割込み処理速度が遅いということは、非同
期的に起こる外部事象の変動等に対する応答速度が遅い
ことを意味し、マイクロプロセッサをリアルタイム制御
等に用いる場合は、非常に不利となる。

（発明が解決しようとする課題）よって、本発明は、上記のような問題点に鑑みなされた
もので、その目的は、マイクロプロセッサの割込みに対
する処理速度を向上させ、マイクロプロセッサのリアル
タイム性を高めることにある。

［発明の構成コ（課題を解決するための手段）上記目的を達成するために、本発明によるマイクロプロ
グラム制御装置は、割込みがあったことを検出する複数
の割込み要因検出回路と、これらの割込み要因検出回路
各々からの信号を保持する複数のレジスタを有する割込
み保持レジスタ群と、この割込み保持レジスタ群の各レ
ジスタの内容を入力とし、この入力に応じてマイクロア
ドレスを発生するマイクロアドレス発生回路と、前記マ
イクロアドレス発生回路からの入力に応じ、マイクロ命
令記憶装置からマイクロ命令を読み出すことを特徴とす
る。また、前記マイクロアドレス発生回路は、割込み優
先順位判定回路とマイクロアドレス合成回路により構成
されてもよい。

（作用）本発明のマイクロプログラム制御装置においては、割込
み保持レジスタ群の各レジスタの優先順位に従い、最も
優先順位の高いレジスタに応じてマイクロアドレスを瞬
時に発生するマイクロアドレス発生回路を設けているの
で、割込み保持レジスタ群のあるレジスタに対応した割
込みがあったかどうかをマイクロプログラムにより判断
する必要がない。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

まず、第１図は、この発明の一実施例のマイクロプログ
ラム制御装置の構成原理を示すブロック図である。

同図において、マイクロプログラム制御装置は、プロセ
ッサの制御を行う情報を格納したμＲＯＭ　１０１と、
μＲＯＭ　１０１のアドレスを選択するアドレス選択回
路１０２と、μＲＯＭ　１０１に格納されたマイクロ命
令を保持するマイクロ命令レジスタ１０３と、プロセッ
サの処理中に発生する割込み要因を検出する複数の割込
み要因検出回路１０４と、割込み要因検出回路１０４の
出力を保持する複数のレジスタを保持する割込み保持レ
ジスタ群１０５と、割込み要因の優先順位に従い分岐先
マイクロアドレスを発生するマイクロアドレス発生回路
１０６とにより構成されている。また、マイクロアドレ
ス発生回路１０６は、優先順位判定回路１０７とマイク
ロアドレス合成回路とから構成されている。なお、同図
の割込み保持レジスタ群１０５の構成を第１１図に示し
たものとし、やはり、割込みの優先順位はＷＯが一番高
いものとする。

また、第１図に示したマイクロアドレス発生回路１０６
の動作の例が第２図に示されている。このマイクロアド
レス発生回路では、例えば発生した割込みのうち最も優
先度が高い割込みがＷＯである場合には分岐先である割
込みアドレスとして０番地を発生する。また、発生した
割込みのうち最も優先度が高い割込みがＷ５である場合
には、マイクロアドレスとして１０番地を発生する。同
図においては、　１２は割込みが発生したことを表し、
　Ｏｍは割込みが発生していないことを示している。ま
た、　Ｘ”は°１°でも”０°でもよい、いわゆるＤｏ
ｎ−ｔ　　Ｃａｒｅの場合である。

また、第３図は、この発明の実施例で用いられるμＲＯ
Ｍの内容を示しており、第２図に示された分岐先アドレ
スに対応した様々な処理が書き込まれている。０番地に
は割込み要因ＷＯに対応した処理ルーチンへの分岐命令
が、２番地には割込み要因Ｗ１に対応した処理ルーチン
への分岐命令が、書かれている。以下同様である。

以下、本発明のマイクロプログラム制御装置による割込
み処理の方法を述べる。

割込みが発生した場合、まず、割込み要因検出回路１０
４は割込み保持レジスタ群１０５の該当するレジスタに
”１”をセットする。割込み保持レジスタ群１０５の各
レジスタのうち少なくとも１つのレジスタに”１２がセ
ットされると割込アドレス（ＩＡＤＲ）選択信号１０９
が”１″になる。割込アドレス選択信号１０９が”１”
になると、マイクロアドレス選択回路１０２はマイクロ
アドレス発生回路１０６の出力するマイクロアドレスを
選択し、マイクロプログラムを分岐させる。分岐したア
ドレスには、第３図に示したように、それぞれの割込み
要因に対応した処理ルーチンへの分岐命令が書かれてい
るので、ただちに発生した割込みに対応した処理を開始
することができる。

以上の処理の流れを第４図に示す。同図は、割込みが発
生した場合の処理の手順を示したフローチャートであり
、同図から分かるように、本発明による割込み処理にお
いては、発生した割込みに対応したマイクロ命令のアド
レスを発生し、そのアドレスに分岐することによってよ
り少ない回数の分岐命令で処理を開始できるため、高速
化される。

以下、第５図を用いて、割込み要因Ｗ７のみが発生した
場合の処理について考える。同図は、本発明のマイクロ
プログラム制御装置による割込み処理のタイミング図で
ある。なお、ここでも従来例と同様に、割込み保持レジ
スタ群の各レジスタのうち最もプライオリティの高いレ
ジスタはＲｅｇＯであるとする。

まず、クロックＴ２において割込み保持レジスタ群のＲ
ｅｇ７に”　１”がセットされると、マイクロアドレス
発生回路は割込み要因Ｗ７に対応したアドレスとして１
４番地を出力する。これと同時にマイクロアドレス選択
回路はマイクロアドレス発生回路の出力を選択してμＲ
ＯＭに出力する。

次に、クロックＴ３で、要因Ｗ７に対応したアドレスと
して１４番地をマイクロアドレスレジスタに書き込む。

次に、クロックＴ４て、μＲＯＭの１４番地に格納され
ているマイクロ命令（１４）が命令レジスタに書き込ま
れ実行される。このマイクロ命令（１４）は割込み要因
Ｗ７に対応した処理が書かれている１７０７０番地岐さ
せる命令である。

このときマイクロアドレスセレクタは分岐先アドレスを
指定しているので、次のクロックＴ５ではアドレスレジ
スタに１７０７０番地き込まれ、さらにクロックＴ６で
割込み要因Ｗ７に対する処理（１７０１が開始される。

このように１、本発明では、クロックＴ２で発生した割
込みＷ７に対し、クロックＴ６で割込み処理（１７０１
が開始されており、僅か４クロツクで割込み処理を開始
している。

第６図は、第１図に示したマイクロプログラム制御装置
に用いられるマイクロアドレス発生回路の構成の第１の
例を示したもので、いわゆるプライオリティエンコーダ
を示している。

同図において、入力信号ＩＮＯ乃至ｌＮ１３として、割
込み保持レジスタ群の各レジスタの内容がそれぞれ入力
される。入力信号ＩＮＯ乃至ｌＮ１３では、ＩＮＯのプ
ライオリティが一番高く、ｌＮ１３のプライオリティが
一番低い。また、出力信号０ＵＴ３乃至０ＵＴ３はこの
回路が発生するアドレスである。同図においては、０Ｕ
Ｔ３がＬ　Ｓ　Ｂ　（Ｌｅａｓｔ　５１ｇｎ１ｆｉｃａ
ｎｔ　Ｂｉｔ　）　、ＯＵ　Ｔ　ＯがＭ　Ｓ　Ｂ　（Ｍ
ｏｓｔ　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ）となってい
る。

ＡＬＬＯは入力ＩＮＯ乃至ｌＮ１３がすべて“０”であ
ることを示している。つまり、この場合、割込みが発生
していないことを示す。

以下、この回路の動作を説明する。セル１２０は、２ビ
ツトの入力と２ビツトの出力を持つ。ＩＮＯが”１″で
あれば、出力信号ＯＵＴを０″にする。さらに、ＩＮＯ
とＩＮＩがともに０′であれば、出力信号ＡＬＬＯを１
′にする。また、セル１２１乃至セル１２７はそれぞれ
２ビツトの入力と２ビツトの出力を持ち、セル２１と同
様の動作をする。

セル１３０は、セル１２０とセル１２１との出力を入力
として、３つの信号として０ＵＴ２と０ＵＴ３とＡＬＬ
Ｏとを出力する。セル１３０のＭＵＸ（マルチプレクサ
）はセル１２０の出力する信号ＡＬＬＯか”１”であれ
ば、セル１２１の出力する信号ＯＵＴを選択する。また
、ＡＬＬＯが”０”であれば、セル１２０の出力する信
号ＯＵＴを選択する。選択した結果は、出力信号０ＵＴ
３として出力する。また、セル１２０のＡＬＬＯとセル
１２１のＡＬＬＯとがともに”０“である場合に限り、
セル１３０の出力信号ＡＬＬＯを１′にする。その他の
場合は、ＡＬＬＯは０″になる。さらに、セル１２０の
出力ＡＬＬＯをセル１３０の出力０ＵＴ２として出力す
る。

セル１４０は同様に、セル１３０とセル１３１との出力
信号を用いて、それらを選択して、４ビツトの信号とし
て０ＵＴ１と０ＵＴ２と０ＵＴ３とＡＬＬＯとを出力す
る。また、セル１５０はセル１４０とセル１４１の出力
を用いて、５ビツトの信号として０ＵＴＯと０ＵＴＩと
０ＵＴ２と０ＵＴ３とＡＬＬＯとを出力する。

ここで、セル１５０の出力である信号のうちＯＵＴＯと
０ＵＴ１と０ＵＴ２と０ＵＴ３とを用いて、アドレスと
し、０ＵＴ３をアドレスのＬＳＢ。

０ＵＴＯをアドレスのＭＳＢとすることにより、０番地
から１５番地までのアドレスを発生する。

このようにして、１６種類の割込みに対し、それらのプ
ライオリティに従ってマイクロプログラムの分岐すべき
アドレスを瞬時に発生することができる。なお、第６図
は、マイクロアドレス発生回路が１つの回路によって構
成されている場合を示しており、優先順位を判定するプ
ライオリティエンコーダの出力をそのまま分岐すべきア
ドレスとして使用している。この場合、マイクロアドレ
ス発生回路が出力するアドレスは０番地から始まる１番
地おきの値である。

次に、マイクロアドレス発生回路の第２の構成例を第７
図に示す。同図においては、マイクロアドレス発生回路
１５１が、優先順位判定回路１５２とマイクロアドレス
合成回路１５３とから構成されている。そして、優先順
位判定回路１５２はプライオリティエコーダで実現され
、マイクロアドレス合成回路１５３はシフタ１５４と全
加算器１５５とから構成されている。なお、優先順位判
定回路１５２には、割込み保持レジスタ群１５６からの
信号が入力されている。

プライオリティエコーダが出力する０番地がら始まる１
番地おきのアドレスはシフタ１５４へ入力される。シフ
タ１５４はこのアドレスを任意のビット数だけシフトさ
せる。シフトさせられたアドレスはさらに全加算器１５
５に送られ、ベースアドレス分だけ加えられ、マイクロ
アドレス選択回路１５６へ出力されている。ここで加え
るベースアドレスは任意の値が設定できる。つまり、シ
フタと加算器とを用いることにより任意のアドレスから
ｎ番地おきに割込み処理マイクロプログラムの開始番地
を割り当てることができる。

ここで、シフタでｍビットシフトさせる場合に、５ｃａ
ｌｅ−２”″と定義し、また、全加算器でアドレスに加
える値をｂａｓｅと定義する。第８図は、シフタでアド
レスを５ビット分シフトさせ、さらに全加算器で１００
を加える場合に、割込み保持レジスタ群の内容に対応し
てマイクロアドレス発生回路が発生するアドレスを示し
ている。

ここでは、ｓ　ｃ　ａ　１　ｅ＝２５＝３２、ｂａｓｅ
＝１００となっている。割込み保持レジスタ群の内容が
”　１ｘｘｘｘｘｘｘ’である場合には、アドレスとし
て１００番地を発生し、以下、レジスタの内容それぞれ
に対応して１００番地を先頭に３２番地おきのアドレス
を発生している。

最後に、第１図で示したマイクロアドレス制御装置のマ
イクロアドレス選択回路について説明する。第９図は、
マイクロアドレス選択回路の一例を説明するものである
。同図のマイクロアドレス選択回路１６０は、μＲＯＭ
ｌ６１へのアドレスを保持するマイクロアドレスレジス
タ１６２と、入力アドレスセレクタ１６３と、マイクロ
アドレスレジスタ１６３の出力をカウントアツプするイ
ンクリメンタ１６４が示されている。なお、同図におい
て、Ｉ　ＮＣＡＤはインクリメンタ１６４が出力するア
ドレス、Ｉ　ＡＤＲはマイクロアドレス発生回路１６５
が発生する割込みアドレス、ＢＡＤＲはマイクロ命令レ
ジスタ１６６中の命令として示された分岐先アドレスで
ある。

入力アドレスセレクタ１６３には、ＢＡＤＲを選択する
ことを示すＢＡＤＲ選択信号１６７とＩＡＤＲを選択す
ることを示すＩ　ＡＤＲ選択信号１０９とが入力されて
いる。

通常、入力アドレスセレクタ１６３は、ＢＡＤＲ選択信
号１６７とＩＡＤＲ選択信号１０９とがともに０”であ
る場合は、インクリメンタ１６４からのアドレスである
ＩＮＣＡＤを用いて順次マイクロプログラムを実行して
いる。通常の分岐を行う場合は、ＢＡＤＲ選択信号１６
７として入力アドレスセレクタ１６３に”１”か入力さ
れ、入力アドレスセレクタ１６３はＢＡＤＲを選択して
出力する。

つまり、マイクロプログラムを分岐させる。また、割込
みが発生した場合には、ＩＡＤＲ選択信号１゜９として
入力アドレスセレクタ１６３に”１”が入力され、入力
アドレスセレクタ１６３はＩ　ＤＡＲを選択して出力す
る。これによって、発生した割込みに対応したマイクロ
アドレスに分岐することが可能となる。

［発明の効果］以上、説明したように本発明によれば、マイクロプログ
ラム制御装置において割込みに対する処理速度を向上さ
せ、マイクロプログラムを用いたマイクロプロセッサの
リアルタイム性を高めることが可能となる。

【図面の簡単な説明】

第１図は、本発明によるマイクロプログラム制御装置の
構成原理を示すブロック図、第２図および第８図は、本
発明で用いるマイクロアドレス発生回路の動作を示す図
、第３図は、本発明で用いられるμＲＯＭの内容を示す
図、第４図は、本発明のマイクロプログラム制御装置に
よる割込み処理の手順を示すフローチャート、第５図は
、本発明のマイクロプログラム制御装置による割込み処
理のタイミング図、第６図は、本発明のマイクロプログ
ラム制御装置のマイクロアドレス発生回路の第１の構成
例を示す図、第７図は、本発明のマイクロプログラム制
御装置のマイクロアドレス発生回路の第１の構成例を示
す図、第９図は、本発明のマイクロプログラム制御装置
のマイクロアドレス選択回路の一例を示す図、第１Ｏ図
は、従来のマイクロプログラム制御装置の構成原理を示
すブロック図、第１１図は、割込み保持レジスタ群を示
す図、第１２図は、従来のマイクロプログラム制御装置
による割込み処理の手順を示すフローチャート、第１３
図は、従来のマイクロプログラム制御装置による割込み
処理プログラムがμＲＯＭに格納されている様子を示す
図、第１４図は２、従来のマイクロプログラム制御装置
による割り込み処理のタイミング図である。１０１・・・μＲＯＭ。１０２・・・マイクロアドレス選択回路、１０３・・・
マイクロ命令レジスタ、１０４・・・割込み要因検出回路、１０５・・・割り込み保持レジスタ、１０６・・・マイクロアドレス発生回路、１０７・・・
優先順位判定回路、１０８・・・マイクロアドレス合成回路、０９ ■ ＡＤＲ選択信号。

Claims

【特許請求の範囲】

（１）割込みがあったことを検出する複数の割込み要因
検出回路と、これらの割込み要因検出回路各々からの信号を保持する
複数のレジスタを有する割込み保持レジスタ群と、この割込み保持レジスタ群の各レジスタの内容を入力と
し、この入力に応じてマイクロアドレスを発生するマイ
クロアドレス発生回路と、前記マイクロアドレス発生回
路からの入力に応じ、マイクロ命令記憶装置からマイク
ロ命令を読み出すことを特徴とするマイクロプログラム
制御装置。
（２）前記マイクロアドレス発生回路が、割込み優先順
位判定回路とマイクロアドレス合成回路とからなること
を特徴とする前記請求項（１）記載のマイクロプログラ
ム制御装置。