JPS62197830A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ この発明は、データ処理技術さらにはプログラム制御方
式のシステムにおける命令形式に適用して特に有効な技
術に関し１例えば命令実行に際して２つのオペランドを
用いる２オペランド命令の構成方式に利用して有効な技
術に関する。

［従来技術］ プログラム制御方式のシステムの命令には、命令実行に
際して２つのオペランドを用いる２オペランド命令、１
つのオペランドを用いる１オペランド命令およびオペラ
ンドを不要とするＯオペランド命令などがある。このう
ち、２オペランド命令では、オペランドの実効アドレス
の計算を２回行う必要があり、２オペランド命令の構成
の仕方については、従来２つの方法があった。１つは、
１ワード（命令をアドレスづけする単位）のなかにオペ
レーションコードおよび２つのオペランドの計算に必要
な情報をすべて入れてしまう方法である（［株コ日立製
作所、１９８２年９月発行、「日立マイクロコンピュー
タ、Ｓ　Ｅ　Ｍ　Ｉ　ＣＯＮ　ＤＵＣＴＥＲＤＡＴＡ　
ＢＯＯＫ、８／１６ビットマイクロコンピユータ」第９
４５頁〜９５２頁参照）・ ［発明が解決しようとする問題点］ このような命令形式をとると、オペレーションコードと
オペランドの実効アドレス計算に必要な情報を同時にデ
コードできるため、２オペランド命令の実行速度が速い
という利点がある。しかしながら、２つのオペランドの
計算に必要な情報をオペレーションコードとともに同一
ワード内にいれ゛てしまうと、オペレーション指定部の
幅が狭くなるため、命令の数（種類）が少なくなるとい
う不都合がある。

一方、２オペランド命令の構成方式の他の例として、オ
ペレーション指定部と、オペランドの指定部を別々のワ
ード内に入れて、複数ワードによって実行する方式があ
る（特開昭５９−３１７３３号公報）。この命令方式に
従うと、同一ワード内にオペレーション指定部とオペラ
ンド指定部を入れる方式に比べてオペレーション指定部
のフィールド幅を大きく取れるので、命令の数が豊富に
なるという利点がある。

しかしながら、従来提案されている複数ワードによる２
オペランド命令を構成する方式にあっては、オペレーシ
ョン指定部を含むワードの後に。

オペランド指定部を含むワードを続けるようにされてい
た。そのため、先ずオペレーションワードをデコードし
てアドレス計算が必要なことを知り。

次にオペランド指定部を含むワードをデコードして実効
アドレスの計算を行った後、オペランドをフェッチする
。それから、命令を実行することになるため、命令の実
行速度が遅いという不都合があった。

この発明の目的は、命令の実行速度を低下させることな
く命令の数（命令の種類）を豊富にできるような命令形
式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、命令を複数ワードに分けて構成すると共に先
頭のワードにはオペランドの実効アドレス計算に最小限
必要な情報を入れ、その後にオペレーション指定部を含
むワードを続けるように構成することによって、オペレ
ーション指定部を含むワードをデコードする前にオペラ
ンドの実効アドレス計算と、オペランドのフェッチを開
始できるようにする。そして、このアドレス計算及びオ
ペランドのフェッチを行っている間にオペレーションワ
ードをデコードし、オペランドのアドレス計算及びオペ
ランドフェッチが終わったならば直ちに命令を実行でき
るようにする。

［作用］ 上記した手段によれば、特に２オペランド命令の実行速
度を低下させることなく命令の数を豊富にできるように
するという上記目的を達成するものである。

［実施例］ 第１図に、１６ビットを命令の読み込み単位とする命令
体系に本発明を適用した場合の２オペランド命令の命令
形式の実施例が示されている。

すなわち、この実施例の２オペランド命令を実行するマ
イクロプロセサは、１６ビットを基本単位としている。

従って、インストラクションに対するアドレスも、１６
ビットが最小単位となっている。マイクロプロセサ内で
は、この１６ビットが常に同時に読み込まれるため、１
６ビット内での配置には本質的な意味はない。このよう
な命令の最小単位を、ワードと呼ぶことにする。

第１図に示す２オペランド命令は、先頭の第１ワードが
、第１のオペランドの実効アドレスを計算するのに必要
な情報がコード化されたオペランド指定部ＦＡＩを含む
構成とされている。オペランド指定部ＦＡＩは、特に制
限されないが８ビットで構成されている。

オペランド指定部ＦＡＩを構成する８ビットコードは、
特に制限されないが次表１のように定義される。

表　　１ 但し、表１においてＰは、アドレスポインタサイズ指定
ビットであり、Ｏなら例えば３２ビットを示し、１なら
６４ビットを示すとみなされる。

Ｒｎは、レジスタ番号指定ビット、Ｄｉｓｐは。

ディスプレイスメント値、Ｌｉｔはリテラル値すなわち
即値である。ＳＳは、拡張部のビット構成を示し、例え
ばｏｌなら１６ビット、１０なら３２ビット、１１なら
６４ビットを示す。

表１において、例えばフレームポインタ相対ショートデ
ィスプレイスメント、スタックポインタ相対ショートデ
ィスプレイスメントはそれぞれフレームポインタからの
相対のディスプレイスメント付アドレスモード、スタッ
クポインタからの相対のディスプレイスメント付アドレ
スモードを示す、これらのモードは、ディスプレイスメ
ント値が４ビットであるので、その値が小さい場合に適
用される。これらのモードによると、ディスプレイスメ
ント値がオペランド指定部内に設定されるので、拡張部
のような部分にディスプレイスメント値を設定しなくて
も良い。

表１のコード構成によると、オペランドは次のようにし
て求められる０例えば、スタックポインタ相対ショート
ディスプレイスメントにおいて、オペランドは、メモリ
ーアドレスのうちのスタックポインタによって示される
アドレス値に対してオペランド指定部のディスプレイス
メント値だけ増加されたアドレスにおける内容から構成
される。

第１図において、第１ワードには上記オペランド指定部
ＥＡＩの他にクラス指定部ＣＬ、モード指定部ＭＤ、サ
イズ指定部ＳＺ１が設けられている。クラス指定部ＣＬ
は、この命令では１６ビット中の上位５ビットからなり
、上位５ビットが唯一特定の状態（例えばオール″１”
またはオールパ◇″等）になったとき、この命令が２オ
ペランド命令であることを指定する。

上記モード指定部ＭＤとサイズ指定部ＳＺ１は。

それぞれ１ビットと２ビットで構成されており。

各コードは例えば第４図に示すように定義される。

すなわち、モード指定部ＭＤではアドレス計算後にオペ
ランドをフェッチするか否かを指定する。

命令の中には、オペランドフェッチを行わずアドレス計
算のみ行い、それを所望のレジスタにいれるような命令
があるので、このビットを用いて識別することができる
。

一方、サイズ指定部ＳＺ１は、オペランドのサイズが８
．１６．３２または６４ビットのいずれであるか指定す
る。これによって、メモリもしくはレジスタ内からこの
コードに応じたビット数のデータを取り出すようにする
ことができる。

２オペランド命令の中には、例えばレジスタ相対のよう
なアドレッシングモードに応じてディスプレイスメント
（もしくはオフセット）等を入れる拡張部が、１ワード
または２ワ一ド以上必要なことがある。そこで、この実
施例ではこの第１オペランドの拡張部ＥＸＩが、上記第
１ワードの後の第２ワード以下に続くように構成されて
いる。

そして、この第１オペランド拡張部ＥＸＩに続く第ｎワ
ードに例えば加算、減算のようなオペレーションの詳細
を指定するオペレーション指定部ＯＰが入るようにされ
る。ただし、オペレーション指定部○Ｐの幅は、必要な
命令の種類との関係で１６ビット全部はいらない。そこ
でこの実施例では、第ｎワードの上位６ビットをオペレ
ーション指定部○Ｐとし、残りのフィールドには８ビッ
ト幅の第２オペランド指定部ＥＡ２と、第２オペランド
のサイズを示す２ビット幅のサイズ指定部ＳＺ２が設け
られている。

このようにして、オペレーション指定部○Ｐと第２オペ
ランド指定部ＥＡ２とにより第ｎワードが構成されると
ともに、必要に応じて上記第２オペランドの拡張部ＥＸ
２が上記第ｎワードの次の第ｎ＋１ワード以下に続くよ
うにされている。

第５図には、本発明に係る２オペランド命令を有する命
令体系によって動作するマイクロプロセサのハードウェ
ア構成の一例が示されている。

この実施例のマイクロプロセサは、マイクロプログラム
制御方式の制御部を備えている。すなわち、マイクロプ
ロセサを構成するＬＳＩチップ１内には、マイクロプロ
グラムが格納されたマイクロＲＯＭ　（リード・オンリ
・メモリ）２が設けられている。マイクロＲＯＭ２は、
マイクロアドレス発生回路５によってアクセスされ、マ
イクロプログラムを構成するマイクロ命令を順次出力す
る。

マイクロアドレス発生回路５は、命令レジスタ３にフェ
ッチされたマクロ命令のコードを、命令デコーダ４でデ
コードした信号が供給される。マイクロアドレス発生回
路５はこの信号に基づいて対応するマイクロアドレスを
形成し、マイクロＲＯＭ２に供給する。これによって、
そのマクロ命令を実行する一連のマイクロ命令群の最初
の命令が読み出される。このマイクロ命令コードによっ
て、各種テンポラリレジスタやデータバッファ。

演算論理ユニット等からなる実行ユニット６等に対する
制御信号が形成される。

マクロ命令に対応する一連のマイクロ命令群のうち２番
目以降のマイクロ命令の読出しは、直前に読み出された
マイクロ命令のネクストアドレスフィールドのコードが
マイクロＲＯＭ２に供給されることより、直前のマイク
ロ命令内のネクストアドレスとマイクロアドレス発生回
路４からのアドレスとに基づいて行われる。このように
して、一連のマイクロ命令が読み出されて形成された制
御信号によって実行ユニット６が制御され、マクロ命令
が実行される。

この実施例では、特に制限されないが、バッファ記憶方
式が採用されており、マイクロプロセサＬＳＩ内にキャ
ッシュメモリ７が設けられ、外部メモリ８内でのデータ
のうちアクセス頻度の高いプログラムデータがキャッシ
ュメモリ７内に登録される。これによって、プログラム
の取込みが高速化される。

前述のようにこの実施例においては、２オペランド命令
が複数ワードから構成されているため。

オペレーション指定部ＯＰのフィールド幅を大きくとる
ことができる。従って、命令の種類を多く持つことがで
きる。しかも、先頭のワードに第１オペランド（ソース
オペランド）の実効アドレス計算に必要な情報が入って
いるので、第１ワード（拡張部があるときは第１ワード
および第２ワード・・・）をフェッチして対応するマイ
クロ命令を読み出し、それをデコードするだけでオペラ
ンドのアドレス計算を行うことができる。このアドレス
計算を行っている間は、命令レジスタ３および命令デコ
ーダ４が空いているので、アドレス計算およびこのアド
レスによる第１オペランドのフェッチ中にオペレーショ
ン指定部ＯＰを含む第ｎワードを取り込んで、オペレー
ションコードに対応するマイクロ命令の読出し作業を行
うことができる。

第６図は、２オペランド命令の実行シーケンスを示して
いる。実行シーケンスは、図示のように、命令の第１ワ
ードをデコードする第１デコード６１、第１ワードのデ
コード情報により第１オペランドアドレス計算６３、計
算されたアドレスを使用するオペランドフェッチ６４、
計算６３及びオペランドフェッチ６４の実行中における
第１図の第ｎワードのデコード６２を含む。

その結果、アドレス計算及びオペランドフェッチが終了
した後、直ちにオペレーションコードに対応したマイク
ロ命令の実行、すなわち、第２オペランドのアドレス計
算を含む命令の実行を行うことができる。これによって
、２オペランド命令が高速で実行できるようになる。

なお、第２図および第３図には、２オペランド命令の命
令形式を第１図に示すようなフォーマットにした場合の
１オペランド命令と０オペランド命令の構成例を示す。

これらの命令は２ビットのクラス指定部ＣＬを有してお
り、このクラス指定部ＣＬによって、それぞれ１オペラ
ンド命令またはＯオペランド命令であることが指定され
る。

また、１オペランド命令は前記２オペランド命令の第ｎ
ワードと同じように、オペレーション指定部ＥＡおよび
オペランドのサイズ指定部ＳＺとを備えた構成にされて
いる。これによって、１オペランド命令は、オペランド
の実効アドレス計算と命令の実行を速やかに行うことが
できる。なお、１オペランド命令も前記２オペランド命
令と同じように拡張部を有する場合には、オペレーショ
ン指定部ＯＰおよびオペランド指定部ＥＡ等からなる上
記ワードの後に続く、第２ワード以下に拡張部が入るよ
うにされる。オペランド指定部ＥＡの構成は２オペラン
ド命令のオペランド指定部ＥＡ１、ＥＡ２と同じ構成に
される。

一方、０オペランド命令は、クラス指定部ＣＬ以外のビ
ットが全てオペレーション指定部に使用されている。

［発明の効果コ 命令を複数ワードに分けて構成すると共に先頭の第１ワ
ードにはオペランドの実効アドレス計算に必要な情報を
入れ、その後にオペレーション指定部を含むワードを続
けるように構成したので、オペレーション指定部を含む
ワードをデコードする前にオペランドの実効アドレス計
算を開始できるとともに、このアドレス計算及びオペラ
ンドフェッチを行っている間にオペレーションワードを
デコードし、オペランドのアドレス計算及びオペランド
フェッチが終わったならば直ちに命令を実行できるとい
う作用により、命令の実行速度を低下させることなく命
令の数を豊富にできるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
命令のフェッチ単位が１６ビットである場合の２オペラ
ンド命令の形式方式について説明したが、命令の構成単
位が１６ビットに限らず８ビットあるいは３２ビットの
場合にも適用することができる。また、上記実施例に従
うと、命令の構成単位が１６ビットに満たない場合（例
えば８ビット）、１オペランド命令を１ワード（この場
合８ビット）で構成するのが困難になる。従ってこのよ
うな１オペランド命令を構成する場合にも本発明を適用
して、オペランド指定部を含むワードの後にオペレーシ
ョン指定部を有するワードを続けるように構成すること
ができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセサの
命令形式に適用した場合について説明したが、この発明
はそれに限定されるものでなく、計算機やミニコン等プ
ログラム制御方式のデータ処理システム一般の命令形式
に利用することができる。

【図面の簡単な説明】

第１図は本発明に係る２オペランド命令の構成例を示す
説明図、 第２図および第３図は、１オペランド命令および０オペ
ランド命令の構成例を示す説明図。 第４図はそのモード指定部およびサイズ指定部の定義の
仕方の一例を示す説明図。 第５図は、本発明に係る２オペランド命令を実行するマ
イクロプロセサの構成例を示すブロック図、 第６図は、本発明に係る２オペランド命令の実行手順を
示す説明図である。 ○Ｐ・・・・オペレーション指定部、ＥＡＩ・ＥＡ２、
ＥＡ・・・・オペレーション指定部、ｓＺｌ。 ＳＺ２．ＳＺ・・・・オペランドサイズ指定部、ＣＬ゛
・・クラス指定部、１・・・・マイクロプロセサ。 ２・・・・マイクロＲ，ＯＭ、３・・・・命令レジスタ
、４・・・・命令デコーダ、５・・・・マイクロアドレ
ス発生回路、６・・・・実行ユニット、７・・・・キャ
ッ第　　１　　図 第　　２　　図 Ｉ ■ 第　　３　　図 第　　４　　図 第　　５ｖＡ ！

Claims (1)

1. 【特許請求の範囲】 １、複数個のワードによって構成される命令の先頭の第
   １ワードにはオペランドの実効アドレスを計算するのに
   必要な情報のコードを含むオペランド指定部が設けられ
   、かつ第２ワード以降にオペレーション指定部を含むワ
   ードが続くようにされてなる命令を有することを特徴と
   するデータ処理システム。 ２、上記命令は、２つのオペランドを有する２オペラン
   ド命令であることを特徴とする特許請求の範囲第１項記
   載のデータ処理システム。 ３、上記ワードは各々１６ビットで構成されてなること
   を特徴とする特許請求の範囲第１項もしくは第２項記載
   のデータ処理システム。