JPH03280267A - デジタルオーディオテープレコーダのインターリーブアドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はロータリヘッドを用いて音声信号をデジタルデ
ータとして磁気テープに記録するデジタルオーディオテ
ープレコーダ（以下、ｒＲ−ＤＡＴ」と称する。）のイ
ンターリーブアドレス発生回路に関する。

［従来の技術］ デジタル技術の進歩に伴ない、各種の信号記録にデジタ
ル記録が採用されるようになってきており、音声信号の
記録においてもコンパクトディスク等デジタル記録を用
いるものが普及してきている。

そして、このような音声のデジタル記録を利用するもの
の中で、音声信号の再生だけでなく、録音も可能なデジ
タルオーディオテープレコーダ（ＤＡＴ）が注目されて
いる。

このＤＡＴは、音声信号を磁気テープにデジタルデータ
として記録するため、アナログ録音に伴なうワウフラッ
タ、ヒスノイズ、変調ノイズ等の問題がなく、また広い
ダイナミックレンジで有し、広周波数帯域でフラットな
周波数特性を実現できるため、高音質録音再生を達成で
きるという特徴を有している。

ここで、このＤＡＴとしては、ロータリヘッドを利用す
る方式と、固定ヘッドを利用する方式の２種類があるが
、特にロータリヘッドを用いる方式（Ｒ−ＤＡＴ）につ
いての規格化がまとまり、製品化が進んでいる。

Ｒ−ＤＡＴにおいては、第７図に示すように、磁気テー
プの進行方向に対し６″強傾いたトラック毎に信号を記
憶する。

そして、各トラック毎には、デジタル音声データ（ＰＣ
Ｍ）を記録するエリアの他、再生のために必要な各種の
情報などからなるサブコードを記録するエリア、トラッ
キングのためのＡＴＦ信号を記録するエリア等が分割し
て設けられている。

また、ロータリヘッドには、磁気テープのトラックを、
それぞれトレースする２つの磁気ヘッドが設けられ、ロ
ータリヘッドの１回転で２トラツクをトレースするよう
になっている。なお、磁気テープは高速で回転するロー
タリヘッドに、その９０″の範囲のみ接触するようにな
っている。

このように、磁気ヘッドによる磁気テープへの音声デー
タの記録、再生は間欠的なものであり、連続な音声を入
出力するためには、データの時間軸変換を行わなければ
ならない。

更に、ＤＡＴにおいては、磁気テープのデータ記録にお
いて発生するランダムエラーやバーストエラーの影響を
最小限に抑制するため、データを分散させて記録するイ
ンターリーブフォーマットを採用している。

そこで、時間軸変換や、インターリーブフォーマットに
よる記録再生を行うために、データをある程度記憶して
おくＲＡＭが必要となる。

すなわち、データ記録の際には、時間軸変換を行った後
、２トラツク分のデータをインターリーブフォーマット
でＲＡＭに書き込んでおき、次の２トラツク分のデータ
を書き込んでいる間に前の２トラツク分のデータを読出
して磁気テープに記録する。また、再生の際には、磁気
テープから読出したデータを一旦ＲＡＭに書込み、ＲＡ
Ｍから読出したデータをデインターリーブした後、時間
軸変換している。

また、アナログ音声信号とデジタルデータの変換は、Ａ
／Ｄ変換器、Ｄ／Ａ変換器によって行っているが、ＤＡ
Ｔにおいては、長時間録音を可能としたり、他のオーデ
ィオ機器との間でデジタル信号を直接やり取りする等の
ため、Ａ／Ｄ変換器における音声信号からデジタルデー
タをサンプリングする周波数として、４８ｋＨｚ、４４
．１ｋＨｚ、３２ｋＨｚの３つのサンプリング周波数を
用意している。

そして、長時間再生モードとして、３２ｋＬモードとい
うサンプリング周波数が３２にであり、通常の２倍の時
間の録音再生を可能とするモードを有している。

この３２ｋＬモードにおいては、左右両チャンネルから
供給される音声データをそれぞれ３２ｋＨｚのサンプリ
ング周波数で１６ビツトのデジタルデータにＡ／Ｄ変換
するが、この１６ビツトのデジタルデータを１２ビツト
に対数圧縮する。

そして、これをそれぞれ８ビツトと４ビツトのデータに
分割し、得られた左右チャンネルからの８ビツトデータ
２つと、４ビツトデータ２つにより８ビツトデータ３つ
を生成し、これを所定のインターリーブフォーマットで
ＲＡＭに書き込む。

このように、データ量を３／４に圧縮すると、２倍の時
間に得られるデータは２Ｘ３／４で通常の１．５倍とな
る。一方、ＲＡＭは４８ｋＨｚのサブリング周波数によ
って得られるデータに対応して用意されているため、３
２にモードのサンプリング周波数によって得られるデー
タの１．５倍のデータを記憶できる。

そこで、２倍の時間によって得られたデータをすべてＲ
ＡＭに記憶することができ、磁気テープを２倍の時間と
して利用して、２倍の時間の長時間録音再生を可能とし
ている。

ここで、この３２ｋＬモードにおけるインターリーブフ
ォーマットは、第８図に示すよう−なもので、Ａヘッド
用の領域（１つの磁気ヘッドがトレースする１トラツク
に対応する領域）に３つのデ−夕を書いた後、Ｂヘッド
用の領域（他の磁気ヘッドがトレースする１トラツクに
対応する領域）に同様の順で書き込むものである。そし
て、１つの領域は１２８ブロツク（１ブロツク３２シン
ボル、１シンボル８ビツト）であり、中央部の２４ブロ
ツクは誤り訂正符号のための領域である。

そこで、インターリーブフォーマットにおけるシンボル
アドレス（Ａヘッド用０〜４０９５、Ｂヘッド用４０９
６〜８１９１）は、ｒＯ，２゜６４」、ｒ６５２８，６
５Ｂ０，６５９２Ｊのようになる。

そして、このような３２ｋＬモードのインターリーブア
ドレス発生のために、１２８にのＲＡＭ分のカウント（
０〜３６３８Ｂ）を行えるカウンタを設け、このカウン
タの出力を専用のデコーダによってインターリーブアド
レスになるようにデコードしていた。

［発明が解決しようとする課題］ しかしながら、このような３２ｋＬモ一ド時のインター
リーブアドレス発生は、通常時のインク−リーブアドレ
ス発生とそのタイミングが異なり、またインターリーブ
の方式が全く異なるため、このアドレス発生のための回
路が非常に複雑になるという問題点があった。

すなわち、通常（ノーマルモード）のインタリーブの場
合、サンプリング周波数がいずれの場合でも、１サンプ
リングで得られる１６ビツトデータを２つに分け、これ
をＲＡＭに書き込む。しかし、３２ｋＬの場合には、上
述のように１６ビツトのデータ２つより８ビツト３つの
データを作り、これをＲＡＭに記録する。そこで、Ａ／
Ｄ変換器におけるサンプリング周期とＲＡＭへの書込み
のタイミングが異なったものとなる。

また、インターリーブの方式がノーマルモードの場合と
全く異なるため、デコーダを全く別個に設ける必要があ
り、このためにデコーダが非常に複雑で、大形化してし
まうという問題点があった。

本発明は、上記問題点を解決することを課題としてなさ
れたものであり、複雑な３２ｋＬモードのインターリー
ブアドレスを簡単な回路で発生することができるデジタ
ルオーディオテープレコーダのインターリーブアドレス
発生回路を提供することを目的とする。

［課題を解決するための手段］ 本発明は、音声信号をＡ／Ｄ変換する際のサンプリング
周期に同期したクロックパルスより、交互に発生する２
系列のパルス信号を発生する手段と、この２系列のパル
ス信号がそれぞれ入力され、これをカウントすると共に
カウント開始時の初期値が互いに異なる２つのカウンタ
と、この２つのカウンタからの出力を２系列のパルス信
号のパルス発生周期に同期して交互に選択すると共にデ
コードしてアドレス信号を発生するデコーダとを有する
ことを特徴とする。

［作用コ 本発明によるインターリーブアドレス発生回路は、上述
のような構成を有しており、２系列のカウンタを設け、
これに交互にパルスを入力し、カウントする。３２ｋＬ
モードのインターリーブにおけるＲＡＭのシンボルアド
レスは３つずつに分ければ比較的単純なものであり、２
つのカウンタを設けると共に、各カウンタの初期値を変
更したため、デコーダの負担が軽くなり、デコーダ等全
体の構成を簡略化することができる。

［実施例］ 以下、本発明の実施例について図面に基づいて説明する
。

く全体構成の説明〉 第１図は、実施例の全体構成ブロック図である。

ＣＰＵｌ０からＣＩＯデータバスを介して制御信号モー
ドデータ）が内部回路の動作を規定するモード制御回路
１２に送られ、このモード制御回路からの出力信号によ
り、再生、録音、高速サーチ等のモードが設定される。

再生時 通常再生モード時においては、ドラム回転数は２００Ｏ
ｒｐｍであり、磁気テープ上に記録されたデジタルデー
タはＡ、Ｂ２つの磁気ヘッドにより読み出される。そし
て、この読み出されたデータ中の同期ビットからＰＬＬ
回路（図示せず）で同期クロックが作成される。このよ
うにして、同期クロックに従いトラックから読み出され
たＰＣＭデータは復調回路１４に入力される。

復調回路１４は入力されたＰＣＭデータブロック中の同
期信号５ＹＮＣを検出し、シンボルカウンタ１６をリセ
ットすると共に入力されたＰＣＭデータを１０−８変換
する。シンボルカウンタ１６は同期クロックを計数して
ＰＣＭデータブロックの同期信号５ＹＮＣ以降に入力さ
れるＩＤコードデータＷ１、ブロックアドレスデータＷ
２、パリティＰＳＰＣＭデータの計３５シンボル（１０
−８変換後の１シンボルは８ビツト）を計数する。

このシンボルカウンタ１６の計数値が「２」、即ちデー
タブロックのブロックアドレスデ〜りＷ２の入力が検出
されると、復調回路１４から出力される８ビツトのブロ
ックアドレスデータＷ２中のブロックアドレスを示す７
ビツトがアドレスカウンタ１８のビットＡ５〜Ａ１１に
セットされる。

ここで、アドレスカウンタ１８の下位５ビツトＡｏＮＡ
４は、ＰＣＭデータの３２シンボルを計数するカウンタ
出力であり、一方、上位２ビツトＡ１゜〜Ａ１３は磁気
ヘッドＡ、　　Ｂの切替信号及びその１／２分周信号を
出力するビットである。従って、ＰＣＭデータの第１シ
ンボルが入力されると、１２８にのＲＡＭ２０はアドレ
スカウンタ１８の出力によってアクセスされ、復調回路
１４がら出力されるＰＣＭデータシンボルがＲＡＭ２０
に書き込まれる。

そして、ＲＡＭ２０の半分６４ｋに磁気ヘッドＡ、Ｂか
らの読取りデータが書き込まれている間に、残り半分の
６４ｋをインターリーブアドレス制御回路２２がサンプ
リング周波数に基づいてアクセスし、このインターリー
ブアドレス制御回路２２にて指定されたアドレスに格納
されたＰＣＭデータが出力データ変換回路２４に送られ
、８ビツトから１６ビツトのデータに変換されＤ／Ａコ
ンバータに出力され再生される。

なお、通常再生時においては、所定量のＰＣＭデータが
ＲＡＭ２０に格納されと、ＥＣＣアドレス制御回路２６
がＲＡＭ２０をアクセスしてＰＣＭデータをＥＣＣ回路
２８に送る。このＥＣＣ回路２８ては入力されたデータ
から０１符号のチエツクを行い、訂正されたデータを再
びＲＡＭ２０に書き込む。また、１トラック分即ちＡ、
Ｂいずれかの磁気ヘッドにて読み出されたデータがすべ
てＲＡＭ２０に格納されると、ＦＣＣアドレス回路２６
及びこのＥＣＣ回路２８によりＣ２符号のチエツクが行
われ、データが訂正される。

録音時 ＣＰＵｌ０から録音モード及びサンプリング周波数を指
示する制御信号がモード制御回路１２に送られ、内部回
路が録音モードにセットされる。

そして、指定されたサンプリング周波数に従い、Ａ／Ｄ
変換されたデータが入力データ変換回路３０に入力され
、１６ビツトデータを８ビツトデータに分離し、８ビツ
トに変換されたシンボルはインターリーブアドレス制御
回路２２によりＲＡＭ２０の６４ｋにインターリーブさ
れて書き込まれる。更に、書き込まれたシンボルからＥ
ＣＣ回路２８によりＣ１符号及びＣ２符号が作成され、
再びＲＡＭ２０の所定領域に格納される。

一方、ＣＰＵ１０は音声データと共に記録すべきＳＵＢ
コードデータをＳＵＢコードレジスタ３２に出力する。

このＳＵＢコードレジスタ３２では格納したＳＵＢコー
ドデータに基づきパリティを含むパックデータを作成し
、作成されたバックデータはパックアドレス制御回路３
４により磁気ヘッドへの書き込みが終了したＲＡＭ２０
の６４にへのＣ１，Ｃ２符号を格納する領域に書き込ま
れる。そして、書き込まれたバックデータがらＥＣＣ回
路２８によりＣ１符号が作成され、再びＲＡＭ２０に格
納される。

＋して、：（７）ＲＡＭ２０に書き込まれたデータを読
み出し磁気ヘッドＡ、Ｂに出力するには、まず回転ドラ
ムの回転に同期した書き込みクロックＦＣＨを計数する
シンボルカウンタ３６、ブロックカウンタ３８、フレー
ムカウンタ４ｏによりＲＡＭ２０のアドレスが指定され
る。

そこで、指定されたアドレスに格納されたデー夕は切替
回路４２を経て変調回路４４に入力され、８−１０変換
されて磁気ヘッドＡ、Ｂに供給される。

なお、再生モード、録音モード等のモード変更に伴なう
ＲＡＭ２０への書込み、読出しの切換えは、ＲＡＭアク
セス制御回路５０からのアクセス制御信号によって行う
。

くインターリーブアドレス発生回路〉 ここで、本発明においては、インターリーブ発生回路２
２において、３２ｋＬモードに容易に対応できる構成を
採用している。そこで、このインターリーブアドレス発
生回路２２の具体的構成、作用について第１図及び第３
図〜６図に基づいて説明する。

２系列のパルスの作成 第１図において、７ビツトバイナリーカウンタ６０には
、発振器（図示せず）によって得られた基準クロックを
基に作成された６４ＦＳ周期のクロック信号６４ＦＳが
入力される（ここで、ＦＳはサンプリング周波数３２ｋ
に対応するクロックである）。なお、サンプリング周波
数は、上述のように３２に、４４．１．４８にの３種類
あり、３２にと４８にのクロックは同一の発振器からの
基準クロックを分周することによって得、４４゜１ｋに
対するクロックは別の発信器からの基準クロックに基づ
いて作成する。また、これらのクロックの切換えはＣＰ
Ｕｌ０からの指令によって行われる。

７ビツトバイナリーカウンタ６０はこの６４ＦＳをバイ
ナリ−カウントし、ＦＳ信号（１／６４分周されたもの
）及び０．５ＦＳ信号（１／１２８分周されたもの）を
出力する。

また、この７ビツトバイナリカウンタ・６０からの各段
の信号はパルス作成デコーダ６２に供給される。パルス
作成デコーダ６２は、入力される７ビツトバイナリカウ
ンタ３０出力より通常時及び３２ｋＬモ一ド時カウント
用パルス信号を生成する。このために、パルス作成デコ
ーダ６２は第３図に示す論理積及び論理和ゲート等から
構成され、異なる２系列のパルス信号、すなわちＥパル
ス信号及びＯパルス信号を出力する。

ここで、７ビツトバイナリカウンタ６０の各段のからの
出力をＱ。−Ｑ６とすれば、そのＱ１〜Ｑ６の出力は第
４図に示すようにそれぞれ１６ＦＳ〜０．５ＦＳの信号
となる。そして、これに所定の処理を施す訳であるが、
まず３２ｋＬモ一ド時の信号に発生について説明する。

７、ピットバイナリカウンタ６０の出力Ｑｌ　〜Ｑ３が
入力されるアンドゲート６２ａからの出力は、第４図（
ａ）に示す４ＦＳ周期のパルス信号となる。

そして、このアンドゲート６２ａからの信号及びＱ４〜
Ｑ６がナントゲート６２ｂに入力されるため、ナントゲ
ート６２ｂからは第４図（ｂ）の信号が出力される。ま
た、ナントゲート６２ｃにはナントゲート６２ａの信号
及び口５．０６が入力されるため、第４図（Ｃ）の信号
が得られる。

そして、これら信号がノアゲート６２ｄに入力されるた
め、このノアゲート６２ｄからは、第４図（ｄ）の信号
が出力される。そして、この第４図（ｄ）の信号を反転
したものがＥパルス信号となる。

一方、ナントゲート６２ｅには、第４図（ａ）のアンド
ゲート６２ａの出力及びＱ４、Ｑ５、口６が入力される
ため、ナントゲート６２ｅからは第４図（ｅ）の信号が
出力される。また、ナントゲート６２ｆにはナントゲー
ト６２ａの信号及び０６、口。が入力されるため、第４
図（ｆ）の信号が得られる。そして、これら信号がノア
ゲート６２ｇに入力されるため、このノアゲート６２ｇ
からは、第４図（ｇ）の信号が出力される。そして、こ
の第４図（ｇ）の信号がＯパルス信号となる。

このように、３２ｋＬモードの場合には、第４図に示す
ようなＥパルス信号及びＯパルス信号がパルス作成デコ
ーダ６２から出力されることになる。

一方、３２ｋＬモード以外の場合には、Ｅパルス信号、
０パルス信号として、第４図において破線で示したパル
スが追加され、４ＦＳ周期のパルスが４つずつＥ、Ｏパ
ルス信号として交互に出力されるものとなる。

このために、ナントゲート６２ｈ、６２ｉが設けられ、
この出力がノアゲート６２ｄ、６２ｇにそれぞれ入力さ
れるようになっている。また、このノアゲート６２ｈ、
６２ｉには３２ｋＬモ一ド時にｒＨＪとなるＭ３２ｋＬ
信号がインバータ６２ｊを介し入力される。このため、
ノアゲート６２ｈ、６２ｉは３２ｋＬモード以外のとき
のみ信号を出力する。

そして、ノアゲート６２ｈには、インバータ６２ｊから
の信号の他に、アンドゲート６２ａがらの信号０４．Ｑ
５．０６が入力される。従って、第４図（ｄ）において
破線で示したパルスが３２ｋＬモード以外の時に出力さ
れることになる。また、ノアゲート６２ｉには、インバ
ータ６２ｊからの信号の他に、アンドゲート６２ａから
の信号ご。、Ｑ５．Ｑ６が入力される。従って、第４図
（ｇ）において破線で示したパルスが３２ｋＬモード以
外の時に出力されることになる。このようにして、３２
ｋＬモードの時に比べ、パルスの数が１つ多いＥ、０パ
ルス信号が得られる。

シンボルアドレスの発生 このようにしてパルス作成デコーダ６２において得られ
たＥ、Ｏパルス信号は、Ｅカウンタ６４とＯカウンタ６
６にそれぞれ入力される。

Ｅカウンタ６４は、２進カウンタ又は４進カウンタに切
換え可能でＥＱｏを出力する２・４進カウンタ６４ａ１
これに接続されＥＱ２〜ＥＱ６、ＥＱ７〜ＥＱ１□をそ
れぞれ出力する２つの２６進カウンタ６４ｂ、６４ｃ及
びこの上位桁ＥＱ１２’ＥＱ１３を出力する２つのフリ
ップフロップ６４ｄ。

６４ｅからなっている。そして、２６進カウンタ６４ｂ
、６４ｃはツレぞれｒｏｏｏｏｏ　（０）Ｊ〜ｒｌ１０
０１　（２５）Ｊまで順次カウントする。

一方、０カウンタ６４は、２進カウンタ又は４進カウン
タに切換え可能でｏＱｏを出力する２・４進カウンタ６
４ａ１これに接続されｏＱ２〜ＯＱ６、ＯＱ７〜ＯＱ１
□をそれぞれ出力する２つの２６進カウンタ６４ｂ、６
４ｃがらなっており、−段目の２６進カウンタ６６ｂは
初期値としてｒｏｏｌｌｏ　（８）Ｊがセットされ、こ
の値からｒｌｌｌｌｌ　（３１）Ｊまでカウントし、２
段目の２６進カウンタ６６ｂはｒｏｏｏｏｏ　（０）Ｊ
〜ｒｌ１００１　（２５）Ｊのカウントを行う。

このＥカウンタ６４ｃ及び０カウンタ６６ｃの出力はセ
レクタ７０に供給され、このセレクタ７０にはモードに
ついての信号Ｍ３２に、ＭＢ２に、Ｍ４４．１に等の信
号が供給されている。そして、ＰＣＭデ〜りの数はモー
ドによって異なるため、セレクタ７０は選択されている
モードに応じてＥカウンタ６４．０カウンタ６６のリセ
ットタイミングを決定する。そして、計数値制御回路７
２介し、これらのカウンタ６４，６６のカウント値のリ
セットを制御する。

そして、Ｅカウンタ６４．０カウンタ６６の各桁の出力
は、デコーダ８０に供給される。このデコーダ８０は第
５図に示すような構成を有しており、これによってＲＡ
Ｍ２０の書込み読出しアドレスを出力する。

すなわち、デコーダ８０のＡ。−Ａｌｏの出力線には、
Ｅカウンタ６４、Ｏカウンタ６６のＱ７、ＱＯ”８”９
”１０”１１”２”３　’Ｑ４、Ｑ５、ＱＢが選択ゲー
）７２ａ　〜７２ｋを介しこの順序で接続されている。

そして、選択ゲート７２　ａ　〜７２　ｋには、０．５
ＦＳ信号とその反転信号が供給されており、０．５ＦＳ
がｒＨＪのときに０カウンタ６６の出力が選択さ、０．
５ＦＳがｒＬＪのときにはＥカウンタ６４の出力が選択
される。

また、ＡＩ□には０．５ＦＳがそのまま接続され、Ａ１
２には、選択ゲート７２１が接続されている。

この選択ゲート７２１は選択ゲート７２ｍの出力を０．
５ＦＳに応じて反転するものであり、選択ゲート７２ｍ
はＥＱｌ。とＦＳを選択するものである。３２ｋＬモー
ドの場合には、選択ゲート７２ｍはＥ　Ｑ　ｒ□を選択
しており、選択ゲート７２１は０、　５１’ＳがｒＨＪ
のときにＥＱｌ２を反転して出力し、０．５ＦＳが「Ｌ
」のときにＥＱｌ２をそのまま出力する。

また、Ａ１３には、選択ゲート７２ｍが接続されており
、この選択ゲート７２ｍは３２ｋＬモード５２１ＥＱ１
３を選択し、その他の時にＥＱｌ２を選択する。

このような構成のデコーダ８０の動作について第６図に
基づいて説明する。

３２ｋＬモードの場合には、０．５ＦＳの「Ｌ」から始
まり、Ｅパルス列がＥカウンタ６４によってカウントさ
れる。

このＥカウンタ６４はすべて初期値が０であるため、八
〇””Ａ１３の出力はすべて０となる。そして、Ｅ系列
パルスが１つ入ると、Ｅカウント６４ａの出力がｒＨＪ
となり、ＥＱ、がｒＨＪ、従ってＡ３がｒＨＪとなる。

そこで、デコーダ８０の出力はｒｏｏｏｏｏｏｏｏｏｏ
ｏｏｌｏ（２）」となる。次に、Ｅパルスが入力される
と、Ｅカウンタ６４ａの出力は「Ｌ」となり、Ｅカウン
タ６４ｂの１桁目ＥＱ２力（「Ｈ」となる。そこで、デ
コーダ７０のＡ６がｒＨＪとなり、出力はｒＯＯｏｏｏ
ｏｏｌｏｏｏｏｏｏｏ　（６４）Ｊとなる。なお、この
例においては、第４図に示すように、最初は２パルスし
か入力されないため、初期値０から「２」、「６４」の
出力を行うことができるが、その後は、３パルスによっ
て３つの値を出力する。

そこで、第６図のＥｏ、Ｅｌ、Ｅ２の出力により、「■
、■、■」という第８図に示す３つのデータについての
シンボルアドレスが出力されたことになる。

そして、これはＩＦＳに対して行われるため、３２ビツ
トのデータを２４ビツト（３シンボル）のデータとして
ＲＡＭ２０に書き込むことができる。

次に、０．５ＦＳが立上がると、選択回路７２ａ〜７２
１が切換えられる。そして、ＡＩ、は０．５ＦＳのｒＨ
Ｊをそのまま出力し、Ａ１２はＥＱｌ。のｒＬＪを反転
してｒＨＪを出力する。また、八〇　””Ａ１０はＯカ
ウンタ６６の出力を選択出力する。一方、０カウンタ６
６の２６進カウンタ６６ｂは初期値としてｒｏｏｌｌｏ
Ｊにセットされている。そこで、０カウンタ６６の出力
は、ＯＱ３．ＯＱ４がｒＨＪで残りがｒＬＪとなる。

このため、デコーダ７０の出力は、Ａ７．Ａ８がｒＨＪ
とな、ｒｏｌｌｏｏｌｌｏｏｏｏｏｏｏ（６５２８）Ｊ
となる。なお、０パルス信号は最初の回から３つのパル
スを有している。そこで、最初の出力が上述の値とする
ためには、０カウンタ６６の実際の初期設定値は１パル
スの入力により、ｒｏｏｌｌｏＪとなる値とするとよい
。

そして、次のパルスの入力によってＡＩがｒＨＪとなり
出力がｒ６５３０Ｊとなり、その次のパルスにより、Ａ
１　「Ｌ」、Ａ６　「Ｈ」となり出力がｒ６５９２Ｊと
なる。

このようにして、第６図に示す０カウンタ６６のＯ６，
０□、０２出力に応じて、第８図に示す「■、■、■」
を出力することができる。

ここで、０．５ＦＳが切替わるためＥパルスがＥカウン
タに６４に入力されるとともに、Ａ１１’Ａ１２のの出
力はｒＬＪに戻る。そこで、２・４進カウンタ６４ａが
ｒＨＪとなり、ＥＱｏ、ＥＱ２かｒＨＪとなり、出力は
「６６」となる。更に、次のパルスで、Ｅ　Ｑ　ｓがｒ
ＨＪとなりｒ１２８Ｊとなり、その次のパルスで、ＥＱ
ｏ、ＥＱ３がｒＨＪとなりｒ１３０Ｊとなる。このよう
に、３つのパルスの入力によって、順次３２ｋＬモード
におけるシンボルアドレスを出力することができる。

そして、２６進カウンタ６４ｂ、６６ｂが２６までカウ
ントし、カウントアツプすると、２６進カウンタ６４ｃ
、６６ＣにｒＨＪを供給する。このため、Ｑ７がｒＨＪ
となり、奇数のシンボルアドレスの出力に移ることにな
る。

なお、２６進としたのは、第８図に示すようにＲＡＭ２
０中央部の５２〜７５のブロックは誤り訂正符号のため
の領域であり、Ａ／Ｄ変換器から供給されるＰＣＭデー
タは書き込まない領域だからである。

また、カウントが進みＥＱｌ２がｒＨＪとなると、Ａ１
２がｒＨＪとなる。そして、ここまでに出力したシンボ
ルアドレスにより、ＲＡＭ２０のＡヘツド表の左側領域
とＢヘッド表の右側領域の合わせて４０９６シンボル分
のアドレスが出力されている。そして、このＥＱ１２が
ｒＨＪとなることによって、Ａ１２の０，５ＦＳに対し
、ｒＨＪとなるタイミングが反対になる。そこで、デコ
ーダ８０の出力はｒ４０９６．４０９８．４１６０　・
・・　」というＡヘッド表の右側領域、Ｂへ・ソド表左
側領域のシンボルアドレスの出力となる。そして、同様
のインターリーブアドレスがこの領域についても出力さ
れる。

このようにして、ＲＡＭ２０のＡＢ両へ・ソドの表領域
のアドレス指定が終了すると、ＥＱ１３がｒＨＪとなる
。そこで、Ａ１８がｒＨＪとなり表領域のアドレスが同
様に出力される。

このようにして、３２ｋＬモードにおけるインターリー
ブアドレスを発生することができる。

一方、通常モードの場合には、Ｍ３２ｋＬの信号がｒＬ
Ｊとなっており、２・４進カウンタ６４ａ、６６ａが４
進カウンタとなっている。また、パルス作成デコーダ６
２からＩＦＳに４つのノくルスからなるＥ、Ｏパルス信
号が出力される。

そして、選択回路７２ａ　〜７２には０．　５ＦＳ毎に
ＥＱカウンタ６４，６６からのＥＱ出力ＯＱ出力を切換
える。また、選択回路７２ｍはＦＳを選択しており、選
択回路７２１はＦＳを０．５ＦＳに応じて順次反転して
出力する。

そこで、Ｅパルスの２・４進カウンタ６４ａへの入力に
よってＥＱｏはｒＬｊ　−ｒＨＪ　−ｒＬＪ→ｒＨＪと
変化する。従って。この２・４進カウンタ６４ａの出力
ＥＱ　　が接続されるＡ１同様に変化し、出力はｒＯ，
２，０，２Ｊとなる。

一方、上述のように選択回路７２１はＦＳを０．５ＦＳ
によって順次反転するため、Ａ１２信号はｒＬＬＨＨ，
ＨＨＬＬＪを順次繰り返すこととなる。また、Ａ１１は
ｒＬＬＬＬ、ＨＨＨＨＪを繰り返す。従って、ここの２
つの出力のみをみれば、ｒＯ，０，４０９６，４０９６
，６１４４゜６１４４．２０４８，２０４８Ｊとなる。

そして、０カウンタ６６は上述のように初期値が「００
１１０」にセットされているため、デコーダ８０の出力
はｒＯ，２，４０９６，４０９８，６５２８゜６５Ｂ０
，２４３２，２４３４Ｊとなる。このように２・４進カ
ウンタ６４ａ、６６ａの出力を利用してシンボルアドレ
スの出力をするため、３２ｋＬモードと比ベカウンタ６
４．６６は半分のカウントでＲＡＭの２０のすべてのシ
ンボルアドレスの出力を終了する。このため、フリップ
フロ・ツブ６４ｄのＥＱ１２がｒＨＪとなった時に選択
回路７２ｎよりの「ＨｊがＡ１３に出力され、ＲＡＭの
裏表を切換える。

このようにして、ノーマルモードについてのシンボルア
ドレスを出力することができる。

なお、デコーダ８０の出力はゲート８２を介し所定のタ
イミングでアドレスバスＡＤＲＢＵＳに供給される。

［発明の効果］ 本発明によれば、Ｒ−ＤＡＴのサンプリング周波数３２
ＫＨｚ、４４．１ＫＨｚ及び４８ＫＨｚを使用したノー
マルモードとサンプリング周波数３２ＫＨｚを使用した
ＬＯＮＧモードに対して同様のンターリーブアドレス発
生回路で対応できるので、回路の大幅な簡易化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明のインターリーブアドレス発生回路の構
成を示すブロック図、 第２図は本発明のインターリーブアドレス発生回路が使
用されるＲ−ＤＡＴの全体構成図、第３図はパルス作成
デコーダ６２の回路図、第４図はパルス作成デコーダ６
２の動作を示すタイミングチャート、 第５図はデコーダ８０の回路図、 第６図はデコーダ８０の動作を示すタイミングチャート
、 第７図は磁気テープへのデータ記憶の説明図、第８図は
Ｒ−ＤＡＴのＲＡＭ２０におけるインターリーブフォー
マットの説明図である。 ２２　・・・　インターリーブアドレス制御回路６０　
・・・　７ビツトバイナリカウンタ６２　・・・　パル
ス作成デコーダ ６４　・・・　Ｅカウンタ ６６ ０カウンタ ０ デコーダ

Claims (1)

1. 【特許請求の範囲】 　音声信号をＡ／Ｄ変換する際のサンプリング周期に同
   期したクロックパルスより、交互に発生する２系列のパ
   ルス信号を発生する手段と、 この２系列のパルス信号がそれぞれ入力され、これをカ
   ウントすると共に、カウント開始時の初期値が互いに異
   なる２つのカウンタと、 この２つのカウンタからの出力を２系列のパルス信号の
   パルス発生周期に同期して交互に選択すると共に、デコ
   ードしてアドレス信号を発生するデコーダと、 を有することを特徴とするデジタルオーディオテープレ
   コーダのインターリーブアドレス発生回路。