JPH03280298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03280298A JPH03280298A JP2079556A JP7955690A JPH03280298A JP H03280298 A JPH03280298 A JP H03280298A JP 2079556 A JP2079556 A JP 2079556A JP 7955690 A JP7955690 A JP 7955690A JP H03280298 A JPH03280298 A JP H03280298A
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- pull
- sense amplifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、相補型センスアンブリファイア（以下、「
アンプ」という）を有する半導体記憶装置に関し、より
詳しくは、相補型センスアンプを駆動したときに生じる
グランド電位及び電源電位の変〈従来の技術〉 多数個の相補型センスアンプを同時に駆動する半導体記
憶装置では、電源電位およびグランド電位が変動して周
囲にコモンモード雑音が発生することがある。このよう
なコモンモード雑音を低減するために、最近、本出願人
は第６図に示すようなセンスアンプ駆動系を有する半導
体記憶装置を提案した（特願昭６３−３３２２６３号）
。この半導体記憶装置のセンスアンプ駆動系は、コンデ
ンサ３４と、相補型センスアンプ３３と、スイッチ３１
と、スイッチ３２を備えている。
アンプ」という）を有する半導体記憶装置に関し、より
詳しくは、相補型センスアンプを駆動したときに生じる
グランド電位及び電源電位の変〈従来の技術〉 多数個の相補型センスアンプを同時に駆動する半導体記
憶装置では、電源電位およびグランド電位が変動して周
囲にコモンモード雑音が発生することがある。このよう
なコモンモード雑音を低減するために、最近、本出願人
は第６図に示すようなセンスアンプ駆動系を有する半導
体記憶装置を提案した（特願昭６３−３３２２６３号）
。この半導体記憶装置のセンスアンプ駆動系は、コンデ
ンサ３４と、相補型センスアンプ３３と、スイッチ３１
と、スイッチ３２を備えている。
相補型センスアンプ３３を動作させないときは、スイッ
チ３１．３２を制御して、プルアップトランジスタ駆動
線４１．プルダウントランジスタ駆動線４２をそれぞれ
非導通（オーブン）状態にする一方、電源と同電位の線
（以下「電源線」という。）２１とコンデンサ３４の第
一の端子３５とを導通状態にするとともに、グランド線
と同電位の線（以下「グランド線」という。）２２とコ
ンデンサ３４の第二の端子３６とを導通状態にして、上
記コンデンサ３４を充電する。そして、相補型センスア
ンプ３３を駆動するときは、スイッチ３１．３２を制御
して、上記電源線２１とプルアップトランジスタ駆動線
４１．グランド線２２とプルダウントランジスタ駆動線
４２をそれぞれ非導通状態にする一方、上記プルアップ
トランジスタ駆動線４１とコンデンサ３４の第一の端子
３５．上記プルダウントランジスタ駆動線４２とコンデ
ンサ３４の第二の端子３６をそれぞれ導通状態にして、
上記コンデンサ３４の第一および第二の端子３５゜３６
間の電位差によって駆動する。このように、上記相補型
センスアンプ３と電源線１１．グランド線１２とをそれ
ぞれ電気的に分離した状態で駆動することによって、電
源線１１およびグランド線１２の電位変動を防止し、コ
モンモード雑音を低減するようにしている。
チ３１．３２を制御して、プルアップトランジスタ駆動
線４１．プルダウントランジスタ駆動線４２をそれぞれ
非導通（オーブン）状態にする一方、電源と同電位の線
（以下「電源線」という。）２１とコンデンサ３４の第
一の端子３５とを導通状態にするとともに、グランド線
と同電位の線（以下「グランド線」という。）２２とコ
ンデンサ３４の第二の端子３６とを導通状態にして、上
記コンデンサ３４を充電する。そして、相補型センスア
ンプ３３を駆動するときは、スイッチ３１．３２を制御
して、上記電源線２１とプルアップトランジスタ駆動線
４１．グランド線２２とプルダウントランジスタ駆動線
４２をそれぞれ非導通状態にする一方、上記プルアップ
トランジスタ駆動線４１とコンデンサ３４の第一の端子
３５．上記プルダウントランジスタ駆動線４２とコンデ
ンサ３４の第二の端子３６をそれぞれ導通状態にして、
上記コンデンサ３４の第一および第二の端子３５゜３６
間の電位差によって駆動する。このように、上記相補型
センスアンプ３と電源線１１．グランド線１２とをそれ
ぞれ電気的に分離した状態で駆動することによって、電
源線１１およびグランド線１２の電位変動を防止し、コ
モンモード雑音を低減するようにしている。
上記コンデンサ３４は、ＭＯＳトランジスタのゲート電
極（第１）とこの第１ゲート電極上に眉間絶縁膜を挟ん
で設けられる第２ゲート電極とで構成される。または第
５図に示すように、ＭＯＳ）ランジスタ自体で構成され
る。このＭＯＳトランジスタはＰ−型基板４０上で、互
いに配線で接続されたＮ型のソース領域３７．ドレイン
領域３８とこの両領域３７．３８間の基板表面４０ａに
酸化膜４３を介して対向するゲート電極３９とで構成さ
れている。
極（第１）とこの第１ゲート電極上に眉間絶縁膜を挟ん
で設けられる第２ゲート電極とで構成される。または第
５図に示すように、ＭＯＳ）ランジスタ自体で構成され
る。このＭＯＳトランジスタはＰ−型基板４０上で、互
いに配線で接続されたＮ型のソース領域３７．ドレイン
領域３８とこの両領域３７．３８間の基板表面４０ａに
酸化膜４３を介して対向するゲート電極３９とで構成さ
れている。
〈発明が解決しようとする課題〉
ところで、上記センスアンプ駆動系のコンデンサ３４は
、多数個の相補型センスアンプを同時に安定に駆動する
ために相当の容量が必要とされる。
、多数個の相補型センスアンプを同時に安定に駆動する
ために相当の容量が必要とされる。
このため、ＭＯＳ）ランジスタの第１ゲート電極と第２
ゲート電極とで構成する場合、上記層間絶縁膜は厚く形
成されることから電極面積が膨大になるという問題があ
る。また、ＭＯＳ）ランジスタ自体で構成する場合、ゲ
ート酸化膜は薄く形成されることから小面積で相当の容
量を形成できるけＬども、容量がチャネル領域（第５図
に示した例では、Ｐ−型の基板表面４０ａ）の表面状態
に依存することになる。すなわち、第一および第二の端
子３５．３６間の印加電圧がＭＯＳｌ−ランジスタのし
きい値（通常０．７Ｖ）程度の値になるとチャネル領域
表面が空乏化して容量が極端に小さくなる。このため、
蓄積電荷量が極端に少なくなってセンスアンプを安定に
駆動できないという問題がある。
ゲート電極とで構成する場合、上記層間絶縁膜は厚く形
成されることから電極面積が膨大になるという問題があ
る。また、ＭＯＳ）ランジスタ自体で構成する場合、ゲ
ート酸化膜は薄く形成されることから小面積で相当の容
量を形成できるけＬども、容量がチャネル領域（第５図
に示した例では、Ｐ−型の基板表面４０ａ）の表面状態
に依存することになる。すなわち、第一および第二の端
子３５．３６間の印加電圧がＭＯＳｌ−ランジスタのし
きい値（通常０．７Ｖ）程度の値になるとチャネル領域
表面が空乏化して容量が極端に小さくなる。このため、
蓄積電荷量が極端に少なくなってセンスアンプを安定に
駆動できないという問題がある。
そこで、この発明の目的は、多数個の相補型センスアン
プを駆動するためにＭＯＳトランジスタ自体で構成され
たコンデンサを備えて電源電位およびグランド電位の変
動を低減するようにした半導体記憶装置であって、印加
電圧が小さくてもコンデンサの容量を大きくすることが
でき、電荷量を多くすることができ、したがってセンス
アンプを安定に駆動できる半導体記憶装置を提供するこ
とにある。
プを駆動するためにＭＯＳトランジスタ自体で構成され
たコンデンサを備えて電源電位およびグランド電位の変
動を低減するようにした半導体記憶装置であって、印加
電圧が小さくてもコンデンサの容量を大きくすることが
でき、電荷量を多くすることができ、したがってセンス
アンプを安定に駆動できる半導体記憶装置を提供するこ
とにある。
〈課題を解決するための手段〉
上記目的を達成するために、この発明は、電源につなが
るプルアップトランジスタ駆動線とグランドにつながる
プルダウントランジスタ駆動線との間にコンデンサを接
続して、上記プルアップトランジスタ駆動線とプルダウ
ントランジスタ駆動線とによって相補型センス増幅器を
駆動するときに生じる電源電位およびグランド電位の変
動を低減するようにした半導体記憶装置において、上記
コンデンサは、Ｎ型ウェル領域の表面に形成され、互い
に配線でつながるＮ型のソース領域およびドレイン領域
と、上記ソース領域、ドレイン領域間のウェル領域表面
に絶縁膜を介して対向するゲート電極とからなることを
特徴としている。
るプルアップトランジスタ駆動線とグランドにつながる
プルダウントランジスタ駆動線との間にコンデンサを接
続して、上記プルアップトランジスタ駆動線とプルダウ
ントランジスタ駆動線とによって相補型センス増幅器を
駆動するときに生じる電源電位およびグランド電位の変
動を低減するようにした半導体記憶装置において、上記
コンデンサは、Ｎ型ウェル領域の表面に形成され、互い
に配線でつながるＮ型のソース領域およびドレイン領域
と、上記ソース領域、ドレイン領域間のウェル領域表面
に絶縁膜を介して対向するゲート電極とからなることを
特徴としている。
また、この発明は、電源につながるプルアップトランジ
スタ駆動線とグランドにつながるプルダウントランジス
タ駆動線との間にコンデンサを接続して、上記プルアッ
プトランジスタ駆動線とプルダウントランジスタ駆動線
とによって相補型センス増幅器を駆動するときに生じる
電源電位およびグランド電位の変動を低減するようにし
た半導体記憶装置において、上記コンデンサは、Ｎ型ウ
ェル領域の表面に形成され、互いに配線でつながり、か
つ上記ウェル領域と同電位となるように配線で接続され
たＰ型のソース領域およびドレイン領域と、上記ソース
領域、ドレイン領域間のウェル領域表面に絶縁膜を介し
て対向するゲート電極とからなることを特徴としている
。
スタ駆動線とグランドにつながるプルダウントランジス
タ駆動線との間にコンデンサを接続して、上記プルアッ
プトランジスタ駆動線とプルダウントランジスタ駆動線
とによって相補型センス増幅器を駆動するときに生じる
電源電位およびグランド電位の変動を低減するようにし
た半導体記憶装置において、上記コンデンサは、Ｎ型ウ
ェル領域の表面に形成され、互いに配線でつながり、か
つ上記ウェル領域と同電位となるように配線で接続され
たＰ型のソース領域およびドレイン領域と、上記ソース
領域、ドレイン領域間のウェル領域表面に絶縁膜を介し
て対向するゲート電極とからなることを特徴としている
。
く作用〉
上記コンデンサがＮ型ウェル領域の表面に形成され、互
いに配線でつながるＮ型のソース領域およびドレイン領
域と、上記ソース領域、ドレイン領域間のウェル領域表
面に絶縁膜を介して対向するゲート電極とからなる場合
、ゲート電極が対向するウェル領域はＮ型であるからウ
ェル領域表面に反転層を生じさせる電圧（以下「反転電
圧」という。）は負となる。したがって、上記ゲート電
極に印加される電圧が上記ソース領域、ドレイン領域お
よびウェル領域表面に対して零乃至正である場合、ウェ
ル領域表面に空乏層が形成されることはなく、従来に比
して上記コンデンサの容量は大きい状態に保たれる。す
なわち、印加電圧が大きいときだけでなく小さいときで
あっても容量が大きく保たれることになる。したがって
、蓄積電荷量が多くなって、多数個のセンスアンプが安
定に駆動される。
いに配線でつながるＮ型のソース領域およびドレイン領
域と、上記ソース領域、ドレイン領域間のウェル領域表
面に絶縁膜を介して対向するゲート電極とからなる場合
、ゲート電極が対向するウェル領域はＮ型であるからウ
ェル領域表面に反転層を生じさせる電圧（以下「反転電
圧」という。）は負となる。したがって、上記ゲート電
極に印加される電圧が上記ソース領域、ドレイン領域お
よびウェル領域表面に対して零乃至正である場合、ウェ
ル領域表面に空乏層が形成されることはなく、従来に比
して上記コンデンサの容量は大きい状態に保たれる。す
なわち、印加電圧が大きいときだけでなく小さいときで
あっても容量が大きく保たれることになる。したがって
、蓄積電荷量が多くなって、多数個のセンスアンプが安
定に駆動される。
また、上記コンデンサがＮ型ウェル領域の表面に形成さ
れ、互いに配線でつながり、かつ上記ウェル領域と同電
位となるように配線で接続されたＰ型のソース領域およ
びドレイン領域と、上記ソース領域、ドレイン領域間の
ウェル領域表面に絶縁膜を介して対向するゲート電極と
からなる場合、上に述べた場合と同様に、ウェル領域表
面の反転電圧は負となる。このため、全く同様に、印加
電圧が大きいときだけでなく小さいときにも容量が大き
く保たれる。したがって、蓄積電荷量が多くなって、多
数個のセンスアンプが安定に駆動される。なお、このコ
ンデンサ４は、一般の相補型半導体装置におけるＰチャ
ネルＭＯＳ）ランジスタと配線を除いて同一構成となっ
ている。したがって、わずかな設計変更を加えるだけで
簡単に作製される。
れ、互いに配線でつながり、かつ上記ウェル領域と同電
位となるように配線で接続されたＰ型のソース領域およ
びドレイン領域と、上記ソース領域、ドレイン領域間の
ウェル領域表面に絶縁膜を介して対向するゲート電極と
からなる場合、上に述べた場合と同様に、ウェル領域表
面の反転電圧は負となる。このため、全く同様に、印加
電圧が大きいときだけでなく小さいときにも容量が大き
く保たれる。したがって、蓄積電荷量が多くなって、多
数個のセンスアンプが安定に駆動される。なお、このコ
ンデンサ４は、一般の相補型半導体装置におけるＰチャ
ネルＭＯＳ）ランジスタと配線を除いて同一構成となっ
ている。したがって、わずかな設計変更を加えるだけで
簡単に作製される。
〈実施例〉
以下、この発明を実施例により詳細に説明する。
第１図と第２図はそれぞれ一実施例のダイナミック型半
導体記憶装置の相補型センスアンプ駆動系のブロック構
成１ロ路構成を示している。このセンスアンプ駆動系は
、第１図に示すように第一の端子６１および第二の端子
６２を有するコンデンサ４と、プルアップトランジスタ
駆動線５１およびプルダウントランジスタ駆動線５２が
接続されたセンスアンプ３と、上記コンデンサ４の第一
の端子６１と電源線１１またはプルアップトランジスタ
駆動線５Ｉとを導通可能な第一のスイッチｌと、上記コ
ンデンサ４の第二の端子６２とグランド線１２またはプ
ルダウントランジスタ駆動線５２とを導通可能な第二の
スイッチ２を備えている。
導体記憶装置の相補型センスアンプ駆動系のブロック構
成１ロ路構成を示している。このセンスアンプ駆動系は
、第１図に示すように第一の端子６１および第二の端子
６２を有するコンデンサ４と、プルアップトランジスタ
駆動線５１およびプルダウントランジスタ駆動線５２が
接続されたセンスアンプ３と、上記コンデンサ４の第一
の端子６１と電源線１１またはプルアップトランジスタ
駆動線５Ｉとを導通可能な第一のスイッチｌと、上記コ
ンデンサ４の第二の端子６２とグランド線１２またはプ
ルダウントランジスタ駆動線５２とを導通可能な第二の
スイッチ２を備えている。
第２図に示すように、第一のスイッチ１は、電源線１１
とコンデンサ４の第一の端子６１との間に接続されたＰ
チャネルＭＯＳ）ランジスタからなる充電用スイッチ７
１と、上記第一の端子６１とプルアップトランジスタ駆
動線５１との間に接続されたＰチャネルトランジスタか
らなる駆動用スイッチ７２とで構成されている。一方、
第二のスイッチ２は、グランド線１２とコンデンサ４の
第二の端子６２との間に接続されたＮチャネルトランジ
スタからなる充電用スイッチ７２と、上記第二の端子６
２とプルダウントランジスタ駆動線５２との間に接続さ
れたＮチャネルトランジスタからなる駆動用スイッチ８
２とで構成されている。
とコンデンサ４の第一の端子６１との間に接続されたＰ
チャネルＭＯＳ）ランジスタからなる充電用スイッチ７
１と、上記第一の端子６１とプルアップトランジスタ駆
動線５１との間に接続されたＰチャネルトランジスタか
らなる駆動用スイッチ７２とで構成されている。一方、
第二のスイッチ２は、グランド線１２とコンデンサ４の
第二の端子６２との間に接続されたＮチャネルトランジ
スタからなる充電用スイッチ７２と、上記第二の端子６
２とプルダウントランジスタ駆動線５２との間に接続さ
れたＮチャネルトランジスタからなる駆動用スイッチ８
２とで構成されている。
なお、９１．９２はそれぞれＰチャネルトランジスタ、
Ｎチャネルトランジスタからなるリストア用スイッチで
ある。
Ｎチャネルトランジスタからなるリストア用スイッチで
ある。
第３図に示すように、上記コンデンサ４は、ＭＯＳトラ
ンジスタからなり、Ｐ−型半導体基板ｌＯの表面に設け
られたＮ−型ウェル領域５０内に形成されている。この
コンデンサ４は、Ｐ＋型のソース領域６７およびドレイ
ン領域６８と、絶縁膜１３と、ゲート電極６９と、Ｎ＋
型コンタクト領域６５および６６を備えている。上記ゲ
ート電極６９は絶縁膜１３を介してソース領域６７、ド
レイン領域６８およびこの両領域の間のウェル領域表面
６０ａと対向している。ゲート電極６９は第一の端子６
１に配線で接続されている。また、ソース領域６７、ド
レイン領域６８およびコンタクト領域６５．６６はとも
に第二の端子６２に配線で接続されている。したがって
、ソース領域６７およびドレイン領域６８は、コンタク
ト領域６５．６６を介してウェル領域５０と同電位とな
っている。
ンジスタからなり、Ｐ−型半導体基板ｌＯの表面に設け
られたＮ−型ウェル領域５０内に形成されている。この
コンデンサ４は、Ｐ＋型のソース領域６７およびドレイ
ン領域６８と、絶縁膜１３と、ゲート電極６９と、Ｎ＋
型コンタクト領域６５および６６を備えている。上記ゲ
ート電極６９は絶縁膜１３を介してソース領域６７、ド
レイン領域６８およびこの両領域の間のウェル領域表面
６０ａと対向している。ゲート電極６９は第一の端子６
１に配線で接続されている。また、ソース領域６７、ド
レイン領域６８およびコンタクト領域６５．６６はとも
に第二の端子６２に配線で接続されている。したがって
、ソース領域６７およびドレイン領域６８は、コンタク
ト領域６５．６６を介してウェル領域５０と同電位とな
っている。
このセンスアンプ駆動系は次のように動作する。
センスアンプ３を動作させない時は、充電用信号線１７
１，１７２によってオンすべき信号を与えて充電用スイ
ッチ７１，７２をオンする一方、駆動用信号線１８１．
１８２およびリストア用信号線１９１，１９２によって
オフすべき信号を与えて駆動用スイッチ８１．８２およ
びリストア用スイッチ９１．９２を共にオフする。この
状態で上記コンデンサ３を充電する。そして、図示しな
いワード線が立ち上がり、データがビット線１０１゜１
０２上に現れた後、駆動用信号線１８１．１８２によっ
てオンすべき信号を与えて駆動用スイッチ８１．８２を
オンする一方、充電用信号線１７１．１７２およびリス
トア用信号線１９１．１９２によってオフすべき信号を
与えて充電用スイッチ７１．７２およびリストア用スイ
ッチ９１．９２を共にオフする。これによって上記セン
スアンプ３を駆動する。このとき、上記センスアンプ３
と電源線１１およびグランド線１２とは、充電用スイッ
チ７１．７２およびリストア用スイッチ９１．９２によ
って電気的に分離されているので、上記センスアンプ３
を駆動しても、電源線１１およびグランド線１２の電位
はその影響を受けることがない。
１，１７２によってオンすべき信号を与えて充電用スイ
ッチ７１，７２をオンする一方、駆動用信号線１８１．
１８２およびリストア用信号線１９１，１９２によって
オフすべき信号を与えて駆動用スイッチ８１．８２およ
びリストア用スイッチ９１．９２を共にオフする。この
状態で上記コンデンサ３を充電する。そして、図示しな
いワード線が立ち上がり、データがビット線１０１゜１
０２上に現れた後、駆動用信号線１８１．１８２によっ
てオンすべき信号を与えて駆動用スイッチ８１．８２を
オンする一方、充電用信号線１７１．１７２およびリス
トア用信号線１９１．１９２によってオフすべき信号を
与えて充電用スイッチ７１．７２およびリストア用スイ
ッチ９１．９２を共にオフする。これによって上記セン
スアンプ３を駆動する。このとき、上記センスアンプ３
と電源線１１およびグランド線１２とは、充電用スイッ
チ７１．７２およびリストア用スイッチ９１．９２によ
って電気的に分離されているので、上記センスアンプ３
を駆動しても、電源線１１およびグランド線１２の電位
はその影響を受けることがない。
したがって、コモンモード雑音を低減することができる
。
。
ここで、コンデンサ４のゲート電極６９が対向している
ウェル領域５０はＮ−型であるから、ウェル領域表面５
０ａの反転電圧は負となっている。
ウェル領域５０はＮ−型であるから、ウェル領域表面５
０ａの反転電圧は負となっている。
一方、第２図に示したように上記ゲート電極６９は電源
線１１側の第一の端子６１に接続され、またソース領域
６７、ドレイン領域６８およびウェル領域表面５０ａは
グランド線１２側の第二の端子６２に接続されているの
で、ゲート電極６９に印加される電圧は、ウェル領域表
面５０ａに対して零乃至正となっている。したがって、
この場合、ウェル領域表面５０ａに空乏層が形成される
ことはなく、従来に比してコンデンサ４の容量は大きい
状態に保たれる。すなわち、印加電圧が大きいときだけ
でなく小さいときにも容量を大きく保つことができる。
線１１側の第一の端子６１に接続され、またソース領域
６７、ドレイン領域６８およびウェル領域表面５０ａは
グランド線１２側の第二の端子６２に接続されているの
で、ゲート電極６９に印加される電圧は、ウェル領域表
面５０ａに対して零乃至正となっている。したがって、
この場合、ウェル領域表面５０ａに空乏層が形成される
ことはなく、従来に比してコンデンサ４の容量は大きい
状態に保たれる。すなわち、印加電圧が大きいときだけ
でなく小さいときにも容量を大きく保つことができる。
したがって、蓄積電荷量を多くすることができ、この結
果、多数個のセンスアンプ３を安定に駆動することがで
きる。したがって、電源電位およびグランド電位の変動
を効率良く抑制することができ、コモンモード雑音の低
減効果を高めることができる。しかも、第３図に示した
ように、このコンデンサ４は、一般の相補型半導体装置
におけるＰチャネルＭＯＳトランジスタと配線を除いて
同一構成となっている。したがって、わずかな設計変更
を加えるだけで簡単に作製することができる。
果、多数個のセンスアンプ３を安定に駆動することがで
きる。したがって、電源電位およびグランド電位の変動
を効率良く抑制することができ、コモンモード雑音の低
減効果を高めることができる。しかも、第３図に示した
ように、このコンデンサ４は、一般の相補型半導体装置
におけるＰチャネルＭＯＳトランジスタと配線を除いて
同一構成となっている。したがって、わずかな設計変更
を加えるだけで簡単に作製することができる。
また、上記コンデンサ４に代えて、第４図に示すように
、コンデンサ５を設けてもよい。このコンデンサ５は、
コンデンサ４と同様に、ＭＯＳトランジスタからなり、
Ｐ−型半導体基板１０の表面のＮ−型ウェル領域５０内
に形成される。そして、Ｎ＋型のソース領域６３および
ドレイン領域６４と、絶縁膜１３と、ゲート電極６９と
を備えている。ゲート電極６９は、第一の端子６１に配
線で接続される一方、ソース領域６３．ドレイン領域６
４はともに第二の端子６２に配線で接続されている。こ
のコンデンサ５は、コンデンサ４と同様に、ウェル領域
表面５０ａの反転電圧が負となっている。したがって、
コンデンサ４と全く同様に、印加電圧が大きいときだけ
でなく、小さいときにも容量を大きく保つことができる
。したがって、蓄積電荷量を多くすることができ、多数
個のセンスアンプ３を安定に駆動でき、コモンモード雑
音を効果的に低減することができる。しかも、コンデン
サ４よりも構造を単純にすることができる。
、コンデンサ５を設けてもよい。このコンデンサ５は、
コンデンサ４と同様に、ＭＯＳトランジスタからなり、
Ｐ−型半導体基板１０の表面のＮ−型ウェル領域５０内
に形成される。そして、Ｎ＋型のソース領域６３および
ドレイン領域６４と、絶縁膜１３と、ゲート電極６９と
を備えている。ゲート電極６９は、第一の端子６１に配
線で接続される一方、ソース領域６３．ドレイン領域６
４はともに第二の端子６２に配線で接続されている。こ
のコンデンサ５は、コンデンサ４と同様に、ウェル領域
表面５０ａの反転電圧が負となっている。したがって、
コンデンサ４と全く同様に、印加電圧が大きいときだけ
でなく、小さいときにも容量を大きく保つことができる
。したがって、蓄積電荷量を多くすることができ、多数
個のセンスアンプ３を安定に駆動でき、コモンモード雑
音を効果的に低減することができる。しかも、コンデン
サ４よりも構造を単純にすることができる。
〈発明の効果〉
以上より明らかなように、この発明の半導体記憶装置は
、センスアンプ駆動系のコンデンサがＮ型ウェル領域の
表面に形成され、互いに配線でつながるＮ型のソース領
域およびドレイン領域と、上記ソース領域、ドレイン領
域間のウェル領域表面に絶縁膜を介して対向するゲート
電極とからなるので、印加電圧が小さくてもコンデンサ
の容量を大きく保つことができ、したがって蓄積電荷量
を多くすることができ、多数個のセンスアンプを安定に
駆動することができる。
、センスアンプ駆動系のコンデンサがＮ型ウェル領域の
表面に形成され、互いに配線でつながるＮ型のソース領
域およびドレイン領域と、上記ソース領域、ドレイン領
域間のウェル領域表面に絶縁膜を介して対向するゲート
電極とからなるので、印加電圧が小さくてもコンデンサ
の容量を大きく保つことができ、したがって蓄積電荷量
を多くすることができ、多数個のセンスアンプを安定に
駆動することができる。
また、センスアンプ駆動系のコンデンサがＮ型ウェル領
域の表面に形成され、互いに配線でつながり、かつ上記
ウェル領域と同電位となるように配線で接続されたＰ型
のソース領域およびドレイン領域と、上記ソース領域、
ドレイン領域間のウェル領域表面に絶縁膜を介して対向
するゲート電極とからなる場合、同様に多数個のセンス
アンプを安定に駆動することができる。しかも、上記コ
ンデンサは、一般の相補型半導体装置のＰチャネルＭＯ
９）ランジスタに対してわずかな設計変更を加えるだけ
で簡単に作製することができる。
域の表面に形成され、互いに配線でつながり、かつ上記
ウェル領域と同電位となるように配線で接続されたＰ型
のソース領域およびドレイン領域と、上記ソース領域、
ドレイン領域間のウェル領域表面に絶縁膜を介して対向
するゲート電極とからなる場合、同様に多数個のセンス
アンプを安定に駆動することができる。しかも、上記コ
ンデンサは、一般の相補型半導体装置のＰチャネルＭＯ
９）ランジスタに対してわずかな設計変更を加えるだけ
で簡単に作製することができる。
第１図はこの発明の一実施例の半導体記憶装置のセンス
アンプ駆動系を示すブロック図、第２図は上記センスア
ンプ駆動系を示す回路図、第３図。 第４図はそれぞれ上記センスアンプ駆動系のコンデンサ
を示す断面図、第５図は従来の半導体記憶装置のセンス
アンプ駆動系のコンデンサを示す断面図、第６図は従来
の半導体記憶装置のセンスアンプ駆動系を示すブロック
図である。 １・・・第一のスイッチ、２・・・第二のスイッチ、３
・・・相補型センスアンプ、４，５・・・コンデンサ、
ＩＯ・・・Ｐ−型半導体基板、 １１・・・電源線、
１２・・・グランド線、 ５０・・Ｎ−型ウェル、５
１・・・プルアップトランジスタ駆動線、５２・・・プ
ルダウントランジスタ駆動線、６１・・・第一の端子、
６２・・第二の端子、６３．６７・・・ソース領域
、 ６４．６８・・・ドレイン領域、 ６５．６６・・・コンタクト領域、 ６９・・・ゲート電極、 ７１．７２・・・充電用スイッチ、 ８１．８２・・・駆動用スイッチ、 ９１．９２・・・リストア用スイッチ、１７１曹７９．
、、ｉｍｍＩ＝ｓａ−ｍ１８１．１８２・・・駆動線信
号線、 １９１．１９２・・・リストア用信号線。
アンプ駆動系を示すブロック図、第２図は上記センスア
ンプ駆動系を示す回路図、第３図。 第４図はそれぞれ上記センスアンプ駆動系のコンデンサ
を示す断面図、第５図は従来の半導体記憶装置のセンス
アンプ駆動系のコンデンサを示す断面図、第６図は従来
の半導体記憶装置のセンスアンプ駆動系を示すブロック
図である。 １・・・第一のスイッチ、２・・・第二のスイッチ、３
・・・相補型センスアンプ、４，５・・・コンデンサ、
ＩＯ・・・Ｐ−型半導体基板、 １１・・・電源線、
１２・・・グランド線、 ５０・・Ｎ−型ウェル、５
１・・・プルアップトランジスタ駆動線、５２・・・プ
ルダウントランジスタ駆動線、６１・・・第一の端子、
６２・・第二の端子、６３．６７・・・ソース領域
、 ６４．６８・・・ドレイン領域、 ６５．６６・・・コンタクト領域、 ６９・・・ゲート電極、 ７１．７２・・・充電用スイッチ、 ８１．８２・・・駆動用スイッチ、 ９１．９２・・・リストア用スイッチ、１７１曹７９．
、、ｉｍｍＩ＝ｓａ−ｍ１８１．１８２・・・駆動線信
号線、 １９１．１９２・・・リストア用信号線。
Claims (2)
- （１）電源につながるプルアップトランジスタ駆動線と
グランドにつながるプルダウントランジスタ駆動線との
間にコンデンサを接続して、上記プルアップトランジス
タ駆動線とプルダウントランジスタ駆動線とによって相
補型センス増幅器を駆動するときに生じる電源電位およ
びグランド電位の変動を低減するようにした半導体記憶
装置において、 上記コンデンサは、Ｎ型ウェル領域の表面に形成され、
互いに配線でつながるＮ型のソース領域およびドレイン
領域と、上記ソース領域、ドレイン領域間のウェル領域
表面に絶縁膜を介して対向するゲート電極とからなるこ
とを特徴とする半導体記憶装置。 - （２）電源につながるプルアップトランジスタ駆動線と
グランドにつながるプルダウントランジスタ駆動線との
間にコンデンサを接続して、上記プルアップトランジス
タ駆動線とプルダウントランジスタ駆動線とによって相
補型センス増幅器を駆動するときに生じる電源電位およ
びグランド電位の変動を低減するようにした半導体記憶
装置において、 上記コンデンサは、Ｎ型ウェル領域の表面に形成され、
互いに配線でつながり、かつ上記ウェル領域と同電位と
なるように配線で接続されたＰ型のソース領域およびド
レイン領域と、上記ソース領域、ドレイン領域間のウェ
ル領域表面に絶縁膜を介して対向するゲート電極とから
なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079556A JP2607723B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079556A JP2607723B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280298A true JPH03280298A (ja) | 1991-12-11 |
| JP2607723B2 JP2607723B2 (ja) | 1997-05-07 |
Family
ID=13693282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079556A Expired - Fee Related JP2607723B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607723B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102426A (ja) * | 1990-05-31 | 1993-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6191990B1 (en) | 1999-02-23 | 2001-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers |
-
1990
- 1990-03-28 JP JP2079556A patent/JP2607723B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102426A (ja) * | 1990-05-31 | 1993-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6191990B1 (en) | 1999-02-23 | 2001-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2607723B2 (ja) | 1997-05-07 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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