JPS628400A - コンデンサメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、コンデンサメモリ回路、すなわちコンデンサ
にアナログ信号を電荷の形で記憶させ、読み出すように
したメモリ回路に関するものである。

〔発明の背景〕

さて、ＬＳＩ化が可能なアナログ信号の遅延線として、
電荷結合装置（以下ＣＯＤと略記する）があるが、、（
１）製造プロセスが特殊なため製品の歩留りが悪い、（
２）低電源電圧化が難しい等の問題がある。

これらの問題点を軽減できるアナログ信号の遅延線とし
て、スイッチドキャパシタ技術（以下８Ｃ技術と云う）
を利用した遅延線（以下ＳＣ遅延線という）が提案され
ている。

かかるＳＣ遅延線を構成するコンデンサメモリ回路が特
開昭５８−１５０１９３号公報に記載されている。この
メモリ回路を従来例として第２図を用いて以下説明する
〇 第２図はコンデンサメモリ回路の従来例を示す回路図で
ある◇ 同図において、１は信号入力端子、２−は読み出し増幅
器、３は出力端子、（４−１）〜（４−ｎ）はそれぞれ
記憶用コンデンサ％（５−１）〜（５−ｎ）はそれぞれ
書き込み用スイッチでＮＭＯ８トランジスタから成るも
の１．（６−１）〜（６−ｎ）はそれぞれ読み出し用ス
イッチでＮＭＯ８）ランジスタから成るもの、７は読み
出し増幅器２０入出力間短絡用スイッチでＮＭＯ８）ラ
ンジスタから成るもの、８はスイッチ駆動回路である。

書き込み時は、入出方間短絡用スイッチ７と、書き込み
用スイッチ（５−１）（但し記憶用コンデンサ４−１に
書き込む場合）がオンとなる。読み出し増幅器２の利得
が十分大きければ読み出し増幅器２の負極性入力端子の
電位は正極性入力端子の電位、すなわち接地電位と等し
いので、入力端子１からの入力信号をｅｉｎとすると、
記憶用コンデンサ（４−１）の両端間には入力信号ｅｉ
ｎの電圧がかかる。書き込み用スイッチ（５−１）、入
出方間短絡用スイッチ７がオフすると、電荷の放電経路
がないので記憶用コンデンサ（４−１）には入力電圧ｅ
ｉｎが保持される。

読み出し時は、読み出しスイッチ（６−１）がオンしく
但し記憶用コンデンサ４−１の内容を読み出す場合）記
憶用コンデンサ（４−１）が読み出し増幅器２０入出力
間に接続される。この状態においても電荷の放電経路が
ないので、記憶用コンデンサ（４−１）の両端電圧は、
電圧ｅｉｎのままであり、その結果、読み出し増幅器２
０入出力間には電位差ｅｉｎが生じる。読み出し増幅器
２の利得が十分に大きければ負極性入力端子の電位は接
地電位なので、読み出し増幅器２の出力電圧は電圧ｅｆ
ｎとなる。

以上のようにアナログ入力電圧が記憶用コンデンサに書
き込まれ、保持され、読み出される０第２図に示すコン
デンサメモリ回路において、記憶用コンデンサ４０数を
Ｎ個、書き込み、読み出し動作の繰り返し周波数を’Ｃ
Ｌとすれば、このメモリ回路は遅延時間（Ｎ／ｆｃＬ）
のアナログ信号遅延線として使用できる。

このメモリ回路は、読み出し増幅器２のオフセット電圧
の影響、および記憶用コンデンサの容量ばらつきの影響
がほとんどないという大きな特徴をもっている。

このコンデンサメモリ回路の書き込みおよび読み出しの
動作速度は、読み出し増幅器２の負極性入力端子のライ
ンにみえる寄生容量９と、出力ラインにみえる寄生容ｆ
ｆ１ｌｏと、記憶用コンデンサ（４−１）　（但し記憶
用コンデンサ４−１に書き込み、もしくは読み出す場合
）と、読み出し増幅器２の相互コンダクタンスとの関数
であり、容量値が大きくなると動作速度は遅くなる。

特に、読み出し速度は負極性入力端子のラインにみえる
寄生容ｆｆ１９の値に大きく依存している◇この寄生容
ｆｊ１９の内容は、読み出し増幅器２０入力容量、入出
方間短絡スイッチ７を構成するＮＭＯ８）ランジスタの
ドレイン拡散層に寄ｔＪＥｆるＰＮ接合容量、記憶用コ
ンデンサ（４−１）〜（４−ｎ）に付随する容Ｉの総和
である。記憶用コンデンサの個数（すなわちメモリ数）
が大きい場合、記憶用コンデンサ（４−１）〜（４−ｎ
）に付随する寄生容量が支配的になる。

したがって寄生容量の大きな記憶用コンデンサを用いる
場合は、動作速度が低下する。

〔発明の目的〕

本発明の目的は、寄生容量の大きなコンデンサでも、動
作速度を低下させることなく記憶用コンデンサとして使
用できるようにしたコンデンサメモリ回路を提供するこ
とにある。

〔発明の概要〕

上記目的を達成するため、本発明においては、記憶用コ
ンデンサ（４−１）〜（４−ｎ）のそれぞれと、読み出
し増幅器２の負極性入力端子との間にスイッチを付加し
、書き込み、または読み出し動作中の記憶用コンデンサ
のみを、読み出し増幅器２の負極性入力端子に接続し、
他の記憶用コンデンサは電気的に切り離すようＫした。

これにより負極性入力端子にみえる寄生容量を大幅に減
らすことができ、動作速度の向上をはかることができる
。

〔発明の実施例〕 第１図は本発明の一実施例を示す回路図である。

同図において、第２図におけるのと同一符号の素子また
はブワツクは同一機能を有するものとする。　（ｌ　ｌ
　　１　）〜（１１−ｎ　）は付加した書き込み用スイ
ッチでＭＯＳ）ランジスタから成るもの、（１２−１）
〜（１２−ｎ）は同じく付加した読み出し用スイッチで
ＭＯＳ）ランジスタから成るものである０書き込み、読
み出し動作の基本原理は第２図を参照して先に説明した
所と同じである。

書き込み時は、スイッチ駆動回路８からの書き込みパル
スφい、にょう、書き込み用ＭＯＳトランジスタスイッ
チ（５−１）と（１１−１＞がオン、セットパルスφ８
により、入出方間短絡用ＭＯＳトランジスタスイッチ７
がオンし、記憶用コンデンサ（４−１）に入力端子１か
らの信号電圧ｔ−書き込む。

読み出し時は、スイッチ駆動回路８からの読み出しパル
スφ８□により、読み出し用ＭＯ８）ランジスタスイツ
チ（６−１）と（１２−１）がオンし、記憶用コンデン
サ（４−１）が読み出し増幅器２の入出力間にはいり保
持電圧が読み出される。

以下に、読み出し増幅器２の負極性入力端子においてみ
える寄生容量を、スイッチ（１１−１）〜（１１−ｎ）
、（１２−１）〜（１２−ｎ）の有無の場合について比
較する。

記憶用コンデンサとしてＭＯＳ容量を用いた場合につい
て述べる。第３図にＭＯＳ容量の縦構造断面の概略図を
、第４図にその等価回路図を示す。

この例では基板はＮ型とする。

第３図において、１３はＮ型半導体基板、１４はＰ型拡
散層でＭＯＳ容量の半導体側電極、１５は酸化膜、１６
はアル之またはポリシリコン等から成るものでＭＯＳ容
量のメタル側電極を形成する。１７＊１８は端子である
。

この構造は、電極１６と１４間の酸化膜容量（第４図の
１９）と電極１４と基板１３間に形成される接合容量（
第４図の２０）を有する。この接合容量２０が［１図の
メモリ回路において、読み出し増幅器２の負極性入力端
子にみえる寄生容量となる。この接合容量２０の容量値
は、記憶用コンデンサになる酸化膜容量１９の容量値の
６０チ程度となる。すなわち、記憶用コンデンサの容量
値をｏ、ｓｐｐと設定すると、寄生容量はｏ、ａｐＦ’
にもなる。

まず、＠１図においてスイッチ（１１−１）〜（１１−
ｎ　）　ｐ　（１２−１）〜（１２−ｎ　）がない場合
を考える。

コンデンサ（４−１）について、ＭＯＳ容量の電極１６
側がスイッチ（５−１）と（６−１）の接続点に、電極
１４側が読み出し増幅器２の入力端子側に接続され、他
のコンデンサ（４−２）〜（４−ｎ　）についても同様
とすると、入力端子のラインに生じる寄生容量は少なく
とも（０，５ＸＮ）ｐＦとなる。ただし、Ｎは記憶用コ
ンデンサの個数である。

またコンデンサ（４−１）について、ＭＯ８容址０電極
１６側が入力端子に、電極１４側がスイッチ（５−１）
と（６−１）との接続点に接続され、他のコンデンサに
ついても同様とした場合、接合容量２０（第４図）によ
る分は、（０，２ＸＮ）ｐＦとなる。実際はＭＯＳトラ
ンジスタスイッチ（５−１）〜（５−ｎ’）および（６
−１）〜（６−ｎ）のドレイン拡散層の接合容ｈ’ｔも
みえるのでさらに大きくなる。

次にスイッチ（１１−１）〜（１ｔ　　ｎ）ｙ（１２−
１）〜（１２−ｒｔ）を設けた場合を考える。

スイッチ（１１−１）〜（１１−ｎ）、（１２−１）〜
（１２−ｎ　’）に用いる程度の大きさのＭＯＳ）ラン
ジスタのドレイン拡散層の接合容量は、１個あたり０．
０２ｐＦなので全部で（０，０４ＸＮ）ｐＦ程度となる
。したがって、スイッチ（１１−１）　〜（１１−ｎ　
）　、　（１２−１）　〜（１２−ｎ）を付加すること
により、約５倍から１２倍の動作速度が可能となる。

！１ｔ！５図に本発明の他の実施例を示す。＠１図にお
けるのと同一符号の素子またはプ四°ツクは同一機能を
有するものとする。

第５図の回路が＠１図のそれと異なる点は、書き込み用
付加スイッチ（１１−１）〜（１１−ｎ）と読み出し用
付加スイッチ（１２−１）〜（１２−ｎ）を兼用した点
である。記憶用コンデンサ（４−１）への書き込み時は
、スイッチ駆動回路８からの書き込みパルスφ７、によ
りＭＯＳ）ランジスタスイツチ（５−１）がオンし、書
き込み、読み出し兼用パルスφＷＲＩにより兼用スイッ
チ（１９−１）がオンし、セットパルスφ３により入出
力間短絡用スイッチ７がオンする。

読み出し時は、読み出しパルスφ８□により読み出しＭ
ＯＳ）ランジスタスイツチ（６−１’）がオンし、着層
パルスφＷＲ１によりＭＯＳ）ランジスタスイツチ（１
９−１）がオンする。第５図の場合、スイッチ駆動パル
スの種類が増えるが、付加スイッチによる寄生容量が半
分になるので動作速度がさらに２倍になる。

第６図に本発明の更に他の実施例を示す◇第１図におけ
るのと同一符号の素子またはブロックは同一機能を有す
るものとする。

第６図において２０．２１．２２はそれぞれ定電圧源、
２３．２４はそれぞれＰＭＯ８）ランジスタ、２５．２
６はそれぞれＮＭＯＳ）ランジスタで、これら２０〜２
６Ｏ素子で読み出し増幅器２を構成する。

第６図に示した回路と第１図に示したそれとの違いは、
読み出し増幅器の構成に関してである。

＠７図に、第６図に示した読み出し増幅器の入出力直流
特性を示す。書き込み、読み出し動作の基本原理は第１
図を参照して説明したところと同一である。

書き込み時は、読み出し増幅器の入出力端子のラインの
電圧は、第７図に示したグラフのＡ点になる。書き込み
時の信号入力端子の電圧をｅｉｎとすると、読み出し時
の読み出し増幅器の動作点はＢ点になる。Ａ点とＢ点の
縦軸方向の電位差が記憶用コンデンサの両端間の電位差
に相当する。

第７図に示すような特性の読み出し増幅器を使用する場
合、信号入力端子ｌからの入力信号ダイナミックレンジ
は、＃Ｉ７図のＡ点から０点までの出力電圧範囲となる
。この場合、第６図のＭＯＳトランジスタスイッチ（５
−１）〜（５−ｎ　）および（６−１）〜（６−ｎ）の
ドレイン・ソース電位は、ＭＯＳ）ランジスタスイツチ
（１１−１）〜（１１−ｎ）　ｓ　（１２−１）〜（１
２ｎ　）のドレイン・ソース電位よりかなり高くなる◇
スイッチとしてＮＭＯＳ）ランジスタを用いると、同等
のオン抵抗となるＭＯＳ）ランジスタスイツチ（１１−
１）〜（１１−ｎ）、（１２−１）〜（１２−ｎ）のサ
イズ（ゲート幅、）はＭＯＳ）ランジスタスイッチ（５
−１）〜（５ｎ）ｓ（６１）〜（６−ｎ　）　Ｏ１／　
３程度でよい。

このことは、スイッチの付加による寄生容量の縮小効果
は、記憶用コンデンサ（４−１）〜（４−ｎ）の寄生容
量が小さい場合にも存在することを意味している。以下
、この点について説明する。

スイッチがない場合の寄生容量は、コンデンサ（４−１
）の回路を詞にとると、ＭＯＳ）ランジスタスイツチ（
５−１）　ｅ　（６−１）ｏドレインまたはソース拡散
層の接合容ＭＣＣｘとする）と記憶用コンデンサ（４−
１）の容・量（Ｃ４とする）一方、スイッチ（１１−１
）、（１２−１）が有る場合の寄生容量は、ＭＯＳ）ラ
ンジスタスイッチ（１１−１）、（１２−１）のドレイ
ンまたはソース拡散贋Ｏ接合容ｆｊｋ（Ｃ２とする）で
ある。

実際的な値は、　Ｃｔ　＝　０．１２　ｏＦ　、　Ｃ９
−０，０４ＤＦＣ４−０，５９Ｆなので、スイッチの無
い場合は０．１９Ｆ、有りの場合は０．０４ｐＦとなり
、半分以下にすることができる。このように記憶用コン
デンサに寄生容量が無い場合でも、動作速度の向上がは
かれる。

以上のように、スイッチを付加することＫより、寄生容
量の有無にかかわらず動作速度の向上がはかれるので採
用したプロセスで製造可能ないかなる容量をも記憶用コ
ンデンサとして使用することができる。このことは、最
も簡単なプロセス、すなわチ汎用プロセスでコンデンサ
メモリ回路を製造することができることを意味し、コス
ト低減の効果がある。

第８図にＣＭＯＳプロセスで製造可能な容量の縦構造断
面図を示す。ただし、この例では基板がＮ型の場合につ
いて示したが、基板がＰ型の場合はまったく逆に考えれ
ばよい。

ｗＸｓ図（ａ）において、２７はＮ型基板、２８は厚い
フィールド酸化膜、２９は酸化膜、３０は、　ポリシリ
コンで、コンデンサの下側電極を構成、３１は再酸化に
より形成した薄い酸化膜、３２はアルミ等でコンデンサ
の上部電極を構成する０この容量では、高い単位面積容
量値、および小さい寄生容量が実現できるが、容量形成
のためのプロセスが必要である。

（ｂ）において、３３ｕＰ型拡散層（ウェル層）、３４
は酸化膜で、ポリシリコンとウェル間容量ヲ利用する。

この例では、Ｐ型ウェル層側を高電位とするのが良い。

またウェル側電極に大きな寄生容量が存在する。

（Ｃ）はＰＭＯ８）ランジスタで３５はドレイン番ソー
ス拡散層でポリシリコンゲートとドレイン・ソース間容
量を利用する。こ′の河ではゲート側を低電位とするの
が良い。

（ｄ）はデプレッションタイプのＰＭＯ８）ランジスタ
で、３６はＰ型のイオン打込み層である。

（ｄ　）　ａ、デプレッシヨンの程度に上ってはポリシ
リコンゲート側を高電位とすることも可能だが、一般に
は低電位側とするのが良い。

（ｅ）はＮＭＯ８）ランジスタで、３７はドレイン・ソ
ースＮ型拡散層である。この例では、ポリシリコンゲー
ト側を高電位側とするのが良い０（ｆ）Ｈデプレッショ
ンタイプのＮＭＯ８）ランジスタで、３８はＮ型層であ
る。この例も、デプレッシヨンの程度によっては、電極
の極性は問わないがポリシリマンゲート側を高電位側に
して使用するのが望ましい。

前述した理由からスイッチを付加することにより、８８
図に示すすべての容量を記憶用コンデンサとして利用す
ることができる。特に第８図の（ｄ）、（ｆ）に示すデ
プレッションタイプのＭＯＳトランジスタの利用は、プ
ロセス工程を複雑にすることなく、広いダイナミックレ
ンジを得ることができるので非常に有効である。

以上は、＃！２図に示す従来のメモリ回路を土台にして
説明したが、本発明は他のタイプのメモリ回路でも適用
可能である。

＃！９図に、他のタイプのメモリ回路へ適用した場合の
一実施例を示す。７８１図におけるのと同一符号の素子
またはブロックは同一機能を有するものとする。

第９図において、３９は読み出し用コンデンサである。

書き込み時はスイッチ駆動回路８からの書き込みパルス
φ７□によりスイッチ（ｓ−ｉ）。

（１１−１）がオン、セットパルスφ８によす入出方間
短絡スイッチ７がオンし、記憶用コンデンサ（４−１）
に入力端子１からの入力電圧が書き込まれる。

読み出し時は、読み出しパルスφ８□により読み出しス
イッチ（６−１）　ｅ　（１２−１）がオンする。オン
すると、コンデンサ（４−１）の両端は接地電位に接続
されることになるので、コンデンサに保持されていた電
荷は読み出し用コンデンサ３９に移動する。記憶用コン
デンサ（４−１）と読み出し用コンデンサ３９の容量値
が等しければ読み出し用コンデンサの両端間の電位差は
記憶用コンデンサ（４−１）の保持電圧に等しくなるの
で出力端子３に入力電圧が読み出される。

このメモリ回路でも動作速度は読み出し増幅器２の入力
端子の寄生容量に依存しておリースイッチ（１１−１）
　〜（１１−ｒ１）、（１２−１）、（１２−ｎ）の付
加により動作速度を向上させることができる。

以上のように、他のタイプのコンデンサメモリ回路にも
本発明を適用できるのは明白である。

〔発明の効果〕

本発明により寄生容量の大きなコンデンサでも、コンデ
ンサメモリ回路の記憶用コンデンサとして使用できる。

これにより、汎用ＭＯＳプロセスにより形成されるＭＯ
８容量が記憶用コンデンサとして使用できるため、コス
トの低減が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を示す回路図、第
２図は従来のコンデンサメモリ回路の一例を示す回路図
、第３図はＭＯ８容量の縦構造断面の概略図、第４図は
第３図に示す構造の等何回路を示す回ＩＮｒ図、第５図
は本発明の他の実施例を示す回路図、第６図は本発明の
更に他の実施例を示す回路図、第７図は第６図に示した
読み出し増幅器の入出力直流特性を示すグラフ、＃８図
は各種容量の縦構造断面の概略図、第９図は本発明の更
に別の実施例を示す回路図、である０ 符号の説明 ２・・・・・・読み出し増幅器、（４−１）〜（４−ｎ
）・・・・・・記憶用コンデンサ、（５−１）〜（５−
ｎ）・・・・・・書き込みスイッチ用ＭＯ８）ランジス
タ、（６−１）〜（６−ｎ）・・・・・・読み出しスイ
ッチ用ＭＯ８）ランジスタ、（１１−１）〜（１１−ｎ
）・・・・・・書き込みスイッチ用ＭＯ８）ランジスタ
、（１２−１）〜（１２−ｎ）・・・・・・読み出しス
イッチ用ＭＯ８）ランジスタ、（１９−１）〜（１９−
ｎ）・・・・・・書き込み・読み出し兼用スイッチ用Ｍ
Ｏ８）ランジスタ代理人　弁理士　並　木　昭　夫 第　１　図 第２図 第３図 Ｐ型払散層 ！Ｉ４図 藪牝線冬量 ５ＭＪ 第　６　図

Claims (1)

【特許請求の範囲】
1. １）複数個の記憶用コンデンサに対して一つの読み出し
   増幅器を共通に接続して用いるようにしたコンデンサメ
   モリ回路において、信号の書き込み動作時および読み出
   し動作時には、その動作の対象となるコンデンサを除く
   他の記憶用コンデンサを、前記読み出し増幅器から電気
   的に切り離す手段を具備したことを特徴とするコンデン
   サメモリ回路。