JPH03280461A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、々 特に極薄のシリコン窒化膜の形成工程の改良に関する。

（従来の技術） 従来より知られている半導体装置の１ つに、キャパシタとトランジスタを組み合わせてメモリ
セルを構成するＤＲＡＭ （Ｄ）’ｎａｍｌｅ　　ＲａｒｔｄＯｌ　　＾ｃｃｅｓ
ｓ　　ｒｅａｄ　　ｖｒｌｔｅ　　Ｍｅｍｏｒｙ　　）
がある。この装置では従来キャパシタ電極と半導体基板
との間に形成されるキャパシタ絶縁膜として二酸化シリ
コン（Ｓ　ｉ　０２）膜が用いられている。キャパシタ
絶縁膜の厚さ薄くすることでキャパシタの容量を増大さ
せることができるために、ＤＲＡＭのキャパシタ用酸化
膜の厚さは集積度の向上とともに急速に薄くなっている
。この厚さはいくらでも薄くできるものではないので、
最近では酸化膜より誘電率の高い材料が注目され始めた
。

例えば、５ｉｎ２よりも誘電率の大きいシリコン窒化膜
を絶縁膜に用いることが検討されている。

この場合、シリコン窒化膜それ臼体ではリーク電流が多
いため、その応用形であるいわゆる二層膜（窒化膜−熱
酸化膜）あるいは三層膜（熱酸化膜−窒化膜−熱酸化膜
）等の検討がなされている。

このような複合膜を用いた場合の問題点は、実効的な膜
厚が厚くなり、キャパシタ容量が低下することである。

したがって、キャパシタ容量を稼ぐためには、各膜厚を
薄膜化する必要がある。しかし、酸化膜の薄膜化を進め
るとリーク電流の増大を生じ、ひいては絶縁耐圧の劣化
を招くという問題点が新たに生じる。

一方、極薄のシリコン窒化膜をＣＶＤ法により形成する
場合の問題として、デポジション初期のアイランド成長
に起因する原子レベルでの膜厚不均一性ががある。この
アイランド成長の結果、１０ｎｍ程度のシリコン窒化膜
では膜厚の薄い箇所での絶縁耐圧が大きく低下する。こ
の問題は、窒化膜上に熱酸化膜を形成する場合に、とく
に重大となる。何故なら、窒化膜を熱酸化すると膜厚の
薄い部分から下地まで酸化が進行してしまい、著しい膜
厚の増加を来たしてしまう。これは、単なる膜厚の増加
だけでなく、著しい耐圧の劣化を招く。したがって、素
子の劣化を招き、ＤＲＡＭなどの信頼性を低下すること
になる。

（発明が解決しようとする課題） 以上のようにシリコン窒化膜の薄膜化にはデポジション
初期のアイランド成長に起因する原子レベルでの膜厚不
均一性が生じることにより、シリコン窒化膜又はその複
合膜の絶縁耐圧の劣化を招くという問題があった。

本発明は、このような問題を解決したシリコン窒化膜の
形成工程を有する半導体装置の製造方法を提供すること
を目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の方法は、ＣＶＤ法によりシリコン窒化膜を形成
するに際して、デポジション温度を６８０℃以下、デポ
ジション速度を２人／■Ｉｎ以上とすることを特徴とす
る。デポジション速度については、より好ましくは、４
人／ｓｉｎ以上とする。

（作用） このような条件下でＣＶＤ法によりシリコン窒化膜形成
を行うと、デポジション初期のアイランド成長が抑制さ
れる。その結果、これに起因する膜厚不均一性を防止す
ことができるので極薄の窒化膜またはその複合膜におけ
る絶縁耐圧が改善される。特に半導体デバイスに利用さ
れる３０人〜２００人程度の薄膜に有効である。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図（ａ）　〜（ｄ）は、本発明をＤＲＡＭにおける
トレンチキャパシタに適用した第１の実施例の製造工程
を示す断面図である。先ず、第１図（ａ）に示すように
比抵抗５〜５０Ω・備のＰ型（１００）シリコン基板１
０１を用意し、選択酸化によってフィールド酸化膜１０
２を形成する。

次に第１図（ｂ）に示すように、全面に０．８μｍ程度
のＣＶＤ酸化膜１０３を形成し、このＣＶＤ酸化膜１０
３をバターニングしたのち、これをマスクとして反応性
イオンエツチング（ＲＩ　Ｅ）法により、シリコン基板
表面に垂直側壁を有する深さ３μｍ程度の溝１０４を形
成する。

この後、第１図（Ｃ）に示すようにＣＶＤ酸化膜１０３
を除去したのち、溝１０４の側壁および他のキャパシタ
領域のシリコン表面にｎ型不純物層１０５を形成する。

熱酸化により厚さ５ｎｍの薄い酸化膜１０６を形成し、
続いて、デポジション温度６６０℃、デポジション圧力
０　、６　Ｔｏｒｒの減・圧下でジクロルシランとアン
モニア（流量比１：１０）の反応によるＣＶＤ法によっ
て、厚さ］　Ｑ　ｎ　ｍのＣＶＤシリコン窒化膜１０７
を形成する。この時、デポジション温度を６６０℃に設
定する理由は、６８０℃以下の温度では成長初期の基板
表面における窒素の熱振動移動が少なくなり核の成長が
遅くなるからである。しかし、このような低温の場合で
もデポジションレートが遅すぎると、窒素が核成長する
時間が十分にあるためアイランド成長が起る。デポジシ
ョンレートを遅らせる要因として温度の他にも圧力があ
り、一般に圧力が低いはどデポジションレートは遅くな
る。

アン−ニアとジクロルシランの反応によるシリコン窒化
膜の形成は、通常、ジクロルシランに比べてアンモニア
の分圧が十分大きな減圧雰囲気中で行われるが、アンモ
ニアのう）圧が相対的に大きくなり過ぎると、デポジシ
ョンレートは小さくなる。

したがって、デポジションレートを速くするために、こ
こではデポジション圧力を０　、６　Ｔｏｒｒ、ジクロ
ルシランに対するアンモニアの流量比を１０に設定して
いる。この後、ＣＶＤシリコン窒化膜１０７上に熱酸化
膜１０８を形成する。

次に、第１図（ｄ）に示すように、第１のｎ＋型型詰結
晶シリコン膜よるキャパシタ電極１０９を形成する。さ
らに、スイッチングＭＯ８ＦＥＴ領域のキャパシタ絶縁
膜である熱酸化膜１０８゜ＣＶＤシリコン窒化膜１０７
．酸化膜１０６を剥離除去する。この場合、酸化膜に対
してはフッ酸水溶液、窒化膜に対して熱リン酸もしくは
フッ酸水溶液によるウェットエツチングまたは化学ドラ
、イエッチング（ＣＤ　Ｅ）を用いる。この後、ゲート
酸化膜１１０を形成し、第２のｎ＋型型詰結晶シリコン
膜よるゲート電極１１１．ソース、ドレイン領域のｎ＋
＋不純物層１１２，１１３を形成して、メモリセルを完
成する。

第４図は上記第１の実施例にしたがって形成されたＭＩ
Ｓキャパシタと、従来法にしたがって形成されたＭＩＳ
キャパシタとの絶縁耐圧を比較したものである。従来例
は、シリコン窒化膜形成時のデポジション温度を７２０
℃、デポジション圧力を０　、　３　Ｔｏｒｒ、アンモ
ニアとジクロルシランとの流量比を１０に条件設定した
他、実施例と同様の条件でＭＩＳキャパシタを構成した
ものである。

図から明らかなように、本実施例では従来例に比べて絶
縁耐圧が大幅に改善されていることが分かる。

本実施例により、ＭＩＳキャパシタの絶縁耐圧が向上す
る理由を、具体的に第３図を参照して説明する。第３図
（ａ）はシリコン窒化膜のＣＶＤ工程初期の窒素（吸着
種）が下地基板表面全面を覆わない段階の様子である。

この段階においては窒素は物理吸着しているため、窒素
は熱振動によって容易に表面をランダムに移動する。デ
ポジション温度が高い従来法ではこの熱振動が大きく、
第３図（ｂ）に示すように、これらはお互い衝突しあっ
て次第に核に成長する。その後、第３図（ｃ）に示すよ
うに、核が多数でき互いに接触、合体して地下表面に不
均一な成長すなわちアイランド成長して、極薄シリコン
窒化膜では膜厚の極端に薄い箇所ができる。これが絶縁
耐圧を低下させる。

一方、デポジション温度を低く設定した本実施例の場合
には第３図（ｄ）に示すようにアイランド成長が抑制さ
れ、極薄シリコン窒化膜においても十分に均一性の良い
膜が得られる。

次に、シリコン窒化膜形成時のデポジション温度とデポ
ジション速度（温度５圧力およびガス流量比の関数であ
る）を種々変化して、実施例と同様のＭＩＳキャパシタ
を形成した場合の実験データを示す。

第６図（ａ）は、ＳｉＮ膜のデポジション温度に対する
平均耐圧を測定したもので、デボジョンレートをパラメ
ータとして１．２．４人／膳１ｎ　ｌこそれぞれ変えて
行った。また第６図（ｂ）は、ＳｉＮ膜のデポジション
レートに対する平均耐圧を測定したもので、デポジショ
ン温度をパラメータとして６６０，６８０，７００℃で
それぞれ行った。

これらの結果から、デポジション温度が６８０℃以下、
デポジションレートが２Å以上の条件で１４　Ｍ　Ｖ　
／　ｃｍ以上の高耐圧を達成できる事がわかった。

なおデポジションレートは、１０人／ｓｉｎ以下が好ま
しい。これより速いと、例えば５０人程度の薄いＳｉＮ
膜を制御性良く形成することができないからである。ま
たデポジション温度６８０℃以下ではデポジションレー
トが遅くなりすぎて現実的でない。

以上のデータから明らかなように、デポジション温度を
６８０℃以下で、デポジション速度を２人／　ｓｉｎ以
上とすることによって、実用上十分な絶縁耐圧をもつ極
薄シリコン窒化膜が得られる。

第２図（ａ）　〜（ｄ）は、本発明をＤＲＡＭにおける
スタックドキャパシタセルに適用した第２の実施例の製
造工程を示す断面図である。先ず、第２図（ａ）に示す
ように比抵抗５〜５０Ω・ｃｍＰ型（１００）シリコン
基板２０１を用意し、選択酸化によってフィールド酸化
膜２０２を形成する。

この後、第２図（ｂ）に示すように、ゲート酸化膜２０
３を形成し、第２のｎ＋型型詰結晶シリコン膜よるゲー
ト電極２０４．ソース、ドレイン領域のｎ゛型不純物層
２０５，２０６を形成して、スイッチングＭＯＳＦＥＴ
を形成する。次に、第２図（ｃ）に示すように、ＣＶＤ
酸化膜２０７を堆積後、ダイレクトコンタクト孔２０８
を形成した後、ｎ゛型多結晶シリコンを全面に形成し、
バターニングによって下部電極（ストレージノード）２
０９を形成する。

この後、デポジション温度６６０℃、デポジション圧力
０　、　６　Ｔｏｒｒでジクロルシランとアンモニア（
流量比１：１０）の反応による減圧ＣＶＤ法によって、
厚さ５ｎｍのＣＶＤシリコン窒化膜２１０を形成し、さ
らに熱酸化によってＣＶＤシリコン窒化膜２１０上に厚
さ２〜４ｎｍ程度の熱酸化膜２１１を形成する。

ついで、第２のｎ＋型型詰結晶シリコン膜よるキャパシ
タ電極２１２を形成する事によってメモリセルを完成す
る（第２図（ｄ））。

第５図（ａ）と（ｂ）はそれぞれ上記第２の実施例にし
たがってゲート酸化膜が形成されたＭＯＳキャパシタと
、従来法にしたがって形成されたＭＯＳキャパシタのリ
ーク電流と絶縁耐圧を実施例と比較した図である。従来
例は、デポジション温度７００℃、デポジション圧力を
０．３Ｔｏｒｒ、　　ジクロルシランとアンモニアの流
ｍ比を１＝１０にして、同じく厚さ５ｎｍのシリコン窒
化膜を形成し、これらのシリコン窒化膜上に厚さ２ｎｍ
程度の熱酸化膜を形成した絶縁膜を用いたＭＩＳキャパ
シタの場合である。図から明らかなように従来例に比較
して本実施例による場合には、リーク電流は低く抑さえ
られており、絶縁耐圧も良好であることが分かる。

なお、実施例においては、ＤＲＡＭのゲート絶縁膜に関
して述べたが、本発明は、ＤＲＡＭのゲート絶縁膜に限
らず一般的に基板上に極薄シリコン窒化膜を形成する工
程を有する場合に適用できる。

［発明の効果］ 本発明によれば、原子レベルで十分に均一性、平坦性の
良い薄いシリコン窒化膜を形成することができる。これ
によって、それ自体優れた絶縁性を有する膜となるσさ
らにこのシリコン窒化膜上に熱酸化膜を形成する場合に
も局所的に薄い部分から下地シリコンへ突き抜けて酸化
が進行してしまうことがなく、極めて良好なシリコン窒
化膜−二酸化シリコン膜の二層構造を得ることができる
。

したがって、このような優れた特性を有する絶縁薄膜を
使用することによって、信頼性の高いＤ　ＲＡ　Ｍ等の
半導体装置を提供することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例のＤＲＡ
Ｍセルの製造工程断面図。 第２図（ａ）〜（ｃｌ）は本発明の第２の実施例のＤＲ
ＡＭセルの製造工程断面図。 第３図（ａ）〜（ｄ）はアイランド成長を説明するため
の図。 第４図は第１の実施例におけるキャパシタ絶縁膜の絶縁
耐圧を従来例と比較して示す図、第５図（ａ）は第２の
実施例におけるキャパシタ絶縁膜のリーク電流を従来例
と比較して示す図、第５図（ｂ）は第２の実施例におけ
るキャパシタ絶縁膜の絶縁耐圧を従来例と比較して示す
図、第６図（ａ）　（ｂ）は、デポジション温度および
デポジションレート得られるＳｉＮ膜の平均耐圧の関係
を測定した結果を示す図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・ＣＶＤ酸化膜、１０４・・・溝
。 １０５・・・ｎ型不純物層、１−０６・・・薄い酸化膜
。 １０７・・・シリコン窒化膜、１０８・・・熱酸化膜。 １０９・・・キャパシタ電極、１１０・・・ゲート酸化
膜。 １１１・・・ゲート電極、１１３．１１４・・・ｎ゛型
不純物層、２０１・・・Ｐ型シリコン基板、２ｏ２・・
・フィールド酸化膜、２０３・・・ゲート酸化膜、２ｏ
３・・・ゲート酸化膜、２０４・・・ゲート電極、２０
５゜２０６・・・ｎ゛型不純物層、２０７・・・ＣＶＤ
酸化膜。 ２０８・・・ダイレクトコンタクト穴、２ｏ９・・・下
部電極、２１０・・・ＣＶＤシリコン窒化膜、２】１・
・・熱酸化膜。 ２ ２・・・キャパシタ電極。

Claims (1)

【特許請求の範囲】
1. 半導体基板上にＣＶＤ法によりシリコン窒化膜を形成す
   る工程を有する半導体装置の製造方法において、前記シ
   リコン窒化膜の形成工程は、デポジション温度を６８０
   ℃以下、デポジション速度を２Å／ｍｉｎ以上に条件設
   定して行うことを特徴とする半導体装置の製造方法。