JPH03280468A

JPH03280468A - 半導体装置及びその製造方法

Info

Publication number: JPH03280468A
Application number: JP2080202A
Authority: JP
Inventors: Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-03-28
Filing date: 1990-03-28
Publication date: 1991-12-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置とその製造方法に係わり、特に、
絶縁性非晶質材料上の半導体装置とその製造方法に関す
る。

［従来の技術］ガラス、石英等の絶縁性非晶質基板や、ＳｉＯ２，５ｉ
３Ｎｎ等の絶縁性非晶質層等の絶縁性非晶質材料上に高
性能な半導体素子を形成する試みが成されている。

近年、大型で高解像度の液晶表示パネルや、高速で高解
像度の密着型イメージセンサや三次元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上に
形成する半導体素子の高性能化が待望されている。

絶縁性非晶質材料上に薄膜トランジスタ（ＴＦＴ）を形
成する場合を例にとると、　（１）プラズマＣＶＤ法等
で形成した非晶質シリコンを素子材としたＴＰＴ、　（
２）ＣＶＤ法等で形成した多結晶シリコンを素子材とし
たＴＰＴ、　（３）溶融再結晶化法等で形成した単結晶
シリコンを素子材としたＴＰＴ等が検討されている。

ところが、これらのＴＰＴのうち非晶質シリコンもしく
は多結晶シリコンを素子材としたＴＰＴは、単結晶シリ
コンを素子材とした場合に比べてＴＰＴの電界効果移動
度が大幅に低く（非晶質シリコンＴＦＴ　　＜　　１ｃ
ｍ２／Ｖ−ｓｅｅ　　、　　多結晶シリコンＴＦＴ　　
〜１０ｃｍ’／Ｖ−５ｅｃ）、高性能なＴＰＴの実現は
困難であった。

一方、レーザビーム等による溶融再結晶化法は、未だに
十分に完成した技術とは言えず、液晶表示パネルの様に
、大面積に素子を形成する必要がある場合には、技術的
困難が特に大きい。

［発明が解決しようとする課題］そこで、絶縁性非晶質材料上に高性能な半導体素子を形
成する簡便かつ実用的な方法として、大粒径の多結晶シ
リコンを固相成長させる方法が注目され、研究が進めら
れている。　　（Ｔｈｉｎ　５ｏｌｉｄ　Ｆｉｌｍｓ　
Ｖｏｌ、１００　Ｎｏ、３　（１９８３）　ｐ、２２７
　、　ＪＪＡＰ　Ｖｏｌ、２５Ｎｏ、２　（１９８６）
　ｐ、ＬＬ２１）通常、ノンドープの多結晶シリコンを
チャンネル領域に用い、ゲート電極としては高温度に不
純物をドープしたｎ型ｐｏｌｙ−３ｉを用いるのが一般
的であった。ｎ型ｐｏｌｙ−３ｉは、ＰＣＩｏ３ガス中
で加熱するという拡散法で比較的容易に低抵抗のゲート
電極が作成できるメリットがある。

一方、ＴＰＴの高性能化を図るため、Ｈ２プラズマ等に
よる水素化をＴＰＴに施し、チャネルの結晶粒界のトラ
ップ準位を低減させる方法が一般的に知られている。こ
の場合、ゲート電極をｎ型ｐＯ１ｙ−３ｉで作成すると
、水素化したノンドープｐｏｌｙ−３ｉがｎ型寄りの性
質を示すため、ＴＦＴの閾値電圧（ｖｔｈ）が、ｎチャ
ネルＴＰＴの場合で一１ｖ〜−５ｖ程度、ｐチャンネル
で−０，５ｖ〜−１，５ｖ程度シフトするという問題点
があった。特に、ｐｏｌｙ−３ｉ　　ＴＦＴを固相成長
法等で形成し、水素プラズマ処理等で水素化した特性の
優れたＴＦＴ程、ｖｔｈのシフト量が大きくなる傾向が
ある。ｖｔｈを制御するため従来は、ＴＰＴのチャネル
ｐｏｌｙ−３ｉに微量のホウ素をドーピングする、いわ
ゆるチャンネルドーピング法でｐｏｌｙ−３ｉをｐ型寄
りにする方法が取られていた。ｐｏｌｙ−３ｉＴＦＴを
減圧ＣＶＤ法等で形成した場合には、ドーズ量を最適化
することで、１回のチャンネルイオンインプラで、ｐチ
ャンネルＴＰＴ、ｎチャンネルＴＰＴ共にオフ電流が最
小となるようにｖｔｈを制御することが可能な場合もあ
り、従来の方法はこの場合は有効であった。ｐｏｌｙ−
３ｉＴＦＴを減圧ＣＶＤ法等で形成した場合には、ドレ
イン電流が最小となるゲート電圧（正確には、ドレイン
電流がほぼ指数関数的に急激に増加し始めるゲート電圧
であり、以下、Ｖｍｉｎと記す）がｎチャンネルで一１
ｖ程度、ｐチャンネルで−０，５ｖ程度であり、１回の
チャンネルイオンインプラで、ｎチャンネル、ｐチャン
ネル共、ＶｍｉｎがほぼＯｖになるようにｖｔｈを制御
することが可能であった。一方、ｐｏｌｙ−８ｉ　　Ｔ
ＦＴを固相成長法等で形成し、水素プラズマ処理等で水
素化した特性の優れたＴＰＴでは、ｖｔｈのシフト量が
大きくなり、更に、ｎチャンネルとｐチャンネルのシフ
ト量の差が大きくなる傾向を示す、この場合、１回のチ
ャンネルイオンインプラでｎチャンネル、ｐチャンネル
共、ＶｍｉｎをＯｖにするように、ｖｔｈを制御するこ
とが困難となり、ｎチャンネル、ｐチャンネルを別々に
最適のドーズＩで、チャンネルイオンインプラする必要
があった。従って、工程が１工程分増加し複雑化すると
いう問題点があった０本発明は以上の問題点を解決する
もので、その目的はより簡便な製造プロセスで良好な特
性を有するＴＰＴを提供することにある。

［課題を解決するための手段］本発明の半導体装置は以下の特徴を有する。

（１）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体により構成され
た半導体装置において、ゲート電極がｐ型半導体で構成
され、ｎチャンネルトランジスタのチャンネル領域の少
なくとも一部にボロン等のｐ型の不純物が含まれ、ｐチ
ャンネルトランジスタのチャンネル領域には該不純物が
含まれないことを特徴とする。

（２）前記非単結晶半導体が多結晶シリコンより成るこ
とを特徴とする。

（３）前記多結晶シリコンが結晶粒径１μｍ以上の結晶
粒を含むことを特徴とする。

（４）ゲート電極を成す前記ｐ型半導体が、結晶粒径１
μｍ以上の結晶粒を含む多結晶シリコンより成ることを
特徴とする。

更に、本発明の半導体装置の製造方法は、以下の特徴を
有する。

（１）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体で構成され、同
一基板上にｐチャンネルトランジスタ及びｎチャンネル
トランジスタが形成された半導体装置の製造方法におい
て、ｎチャンネルトランジスタの少なくともチャンネル
領域にｐ型の不純物を導入する工程、ゲート電極をｐ型
半導体で形成する工程を少なくとも含むことを特徴とす
る。

（４）前記多結晶シリコンを固相成長法で形成したこと
を特徴とする。

（５）ゲート電極を成す前記ｐ型半導体が、結晶粒径１
μｍ以上の結晶粒を含む多結晶シリコンより成ることを
特徴凄する。

［実施例］以下、第１図をもとに本発明の詳細な説明する。第１図
は本発明に基づく半導体装置の製造工程図である。

第１図（ａ）は、ガラス、石英等の絶縁性非晶質基板、
若しくは５ｉＣｈ、５ｉｚＮ４等の絶縁性非晶質材料層
、若しくはサファイア基板（Ａ１２０ｚ）あるいはＭｇ
Ｏ・Ａｌ２Ｏ３，ＢＰ、ＣａＦ２等の絶縁性結晶基板等
の絶縁材料１０１上に微結晶シリコンまたは多結晶シリ
コン等の非単結晶シリコン層１０２を１００人〜２００
ＯＡ程度形成し、該非単結晶シリコン層を所定のパター
ンにエツチングし、熱酸化法またはスパッタ法等により
、ゲート絶縁膜１０３を成すＳｉＯ２層を約３００Ａ〜
１５００人程度形成する工程である。

該非単結晶シリコン層の形成方法としては以下に述べる
ような方法がある。

（１）減圧ＣＶＤ法で５８０℃〜６５０℃程度で多結晶
シリコン薄膜を堆積させる。

（２）ＥＢ　（Ｅｌｅｃｔｒｏｎ　　Ｂｅａｍ）蒸着法
、スパッタ法、プラズマＣＶＤ法等で非晶質シリコン薄
膜を堆積後、５５０℃〜６５０°Ｃ程度で２〜７０時間
程時間開相成長アニール（レーザーアニール法等で短時
間で多結晶化する方法もある）を行い、粒径１〜２μｍ
以上の大粒径の多結晶シリコン薄膜を形成する。

（３）減圧ＣＶＤ法等で多結晶シリコン薄膜を堆積後、
イオンインプラ法により、Ｓｉ等を打ち込み、該多結晶
シリコン薄膜を非晶質化した後、５５０℃〜６５０℃程
度で固相成長アニール（レーザーアニール法等で短時間
で多結晶化する方法もある）を行い、゛粒径１〜２μｍ
程度の大粒径多結晶シリコン薄膜を形成する。

尚、上述の方法で多結晶シリコンを形成した場合、結晶
化度が１００％に近い、文字通りの多結晶シリコンとな
る場合と、結晶化度が５０％程度〜９０％程度の多結晶
シリコンとなる場合がある。

この場合、後者は多結晶シリコンと呼ぶよりも微結晶シ
リコンと呼ぶ方がふされしいかも知れないが、本特許で
は、特に断わりが無い場合は、両者を含めて多結晶シリ
コンと呼ぶことにする。また、非単結晶性のシリコン薄
膜としては、上述の多結晶シリコン薄膜以外にも、微結
晶シリコンや非晶質シリコン薄膜を用いてもよい。

成膜条件の一例を、以下に述べる。プラズマＣＶＤ法で
基板温度を室温〜６００℃程度に保持し、モノシラン若
しくはモノシランを水素、アルゴン、ヘリウム等で希釈
したガスを反応室内に導入し、高周波エネルギー等を加
えガスを分解して所望の基板上にシリコン層を膜厚１０
０Ａ〜２０００人程度形成する。続いて、該シリコン層
を熱処理等により結晶成長させ多結晶シリコン層を形成
する。

熱処理条件は、シリコン層の成膜方法によってその最適
条件が異なる０例えば、成膜時の基板温度によって以下
に述べるような違いがある。

（１）プラズマＣＶＤ法で晟板温度が室温〜１５０℃程
度の比較的低温で成膜した膜は、膜中に多量の水素を含
む非晶質シリコンになるが、２００〜３００℃程度で成
膜した膜と比べてより低温の熱処理で膜中の水素を抜く
ことが出来る。熱処理条件の一例を以下に述べる。プラ
ズマＣＶＤ法で成膜後、真空を破る前に非晶質シリコン
膜をアニールする。成膜温度が低い非晶質シリコン膜は
ポーラスな膜であるため、成膜後そのまま大気中に取り
出すと膜中に酸素等が取り込まれ易く、膜質低下の原因
となるが、大気中に取り出す前に適切な熱処理を行うと
膜の緻密化が成され、酸素等の取り込みが防止される。

熱処理温度は３００℃以上が望ましく、４００〜５００
℃程度まで温度を上げると特に効果が大きい、尚、熱処
理温度が３００℃未満であっても熱処理による膜の緻密
化の効果はある。但し、真空を破らずに連続してアニー
ルを行う場合はこのアニールを省くこともできる。

続いて、熱処理等によって前記非晶質シリコン膜を固相
成長させる。低い成膜温度で形成された非晶質シリコン
膜は５５０℃〜６５０℃程度の比較的低温の熱処理を数
時間〜２０時間程度行なうと、水素の脱離と結晶成長が
起こり、結晶粒径１〜２μｍ程度以上のの大粒径の結晶
粒を含む多結晶シリコンが形成される。尚、前記緻密化
のためのアニール及び固相成長時のアニールとも所定の
アニール温度まで昇温する際に短時間で急激に温度を上
昇させるのは好ましくない、その理由は、温度を上昇す
るにつれて（特に、３００℃を越えると）膜中の水素の
脱離が起こり、昇温速度が急激であると膜中に欠陥を形
成し易くなる。場合によってはピンホールができたり、
膜が剥離することもある。少なくとも３００°Ｃ以上の
温度では２０℃／分よりも遅い昇温速度（５℃／分より
も遅い昇温速度が特に望ましい）で温度を徐々に上昇す
ると膜中の欠陥は少なくなる。

（２）プラズマＣＶＤ法で基板温度が１５０℃〜３００
°Ｃ程度で成膜した膜は、上述の低温で形成した非晶質
シリコン膜に比べて、膜中の水素量は減少するが水素が
脱離する温度はより高温側にシフトする。ただし、成膜
後の膜は低温で形成した膜に比べて緻密であるため、上
述の緻密化のためのアニールを省くこともできる。固相
成長条件は、５５０℃〜６５０℃程度の熱処理を数時間
〜４０時間程度行うと、水素の脱離と結晶成長が起こり
、結晶粒径１〜２μｍ程度の大粒径の結晶粒を含む多結
晶シリコンが形成される。尚、５５０℃〜６５０℃まで
の昇温方法は、　（１）の場合と同様に少なくとも３０
０℃以上の温度では２０”０７分（望ましくは、５℃／
分）よりも遅い昇温速度で温度を徐々に上昇すると膜中
の欠陥が少なくなり望ましい、尚、基板温度は、１５０
’Ｃ〜２００　”Ｃの間が、結晶粒径が比較的大きく、
固相成長時に所定の固相成長温度まで昇温する際発生す
る膜の剥離等も起こり難く、特に好ましい。

（３）基板温度が３００℃を越えると膜中の水素量はさ
らに減少するが、５５０℃〜６５０℃程度のアニールで
は水素の脱離が起こり雌くなるため、前記温度よりもよ
り高い温度での熱処理が重要となる場合がある。

第１図（ｂ）は、ｎチャンネルＴＰＴのみ選択的にチャ
ンネルイオンインプラを行う工程である。

図において、１０４はｐチャンネルＴＦＴ上に形成され
たレジスト等のパターンを示す、イオンインプラ条件の
一例としては、チャンネル領域を成す多結晶シリコン層
の膜厚が３５０Ａ〜５５０Ａ程度である場合、加速電圧
３０〜７０ｋｅＶ程度でボロンをドーズ量　５　ｘ　１
０”　〜５　ｘ　１０”ｃｍ−２程度打ち込むことで、
ＶｍｉｎがＯｖ程度になるように、ｖｔｈを制御できる
。チャンネル部のボロン原皮は１０１５〜１０”ｃｍ−
’程度の範囲内に最適値があり、１０Ｉａ〜１０”ｃｍ
−’程度が特に望ましい。

第１図（Ｃ）は、前記５ｉ０２層上にプラズマＣＶＤ法
、ＥＣＲ−ＰＣＶＤ法、スパッタ法、多結晶ｓｉ薄薄膜
へのＳｉイオンインプランテーション法等の手段によっ
て、ボロンをドープしたａ−３ｉ層１０５を約３０００
〜７０００Ａ形成する工程である０本実施例ではプラズ
マＣＶＤ法を例に取って説明する。プラズマＣＶＤ法の
成膜ガスはＳｉＨ４、Ｈ２ガスを用い、ドーピングガス
にはＢ２Ｈ６ガスを用いた。基板温度は１５０〜２５０
℃、内圧は０．８Ｔｏｒｒで、１３．５６ＭＨｚのｒｆ
電源を用いた。　　Ｂ２Ｈ６、ＳｉＨ４の流量比は［Ｂ
２Ｈ６］　／　［３ｉ　Ｈ４］　〜３　Ｘ　１０−’〜
５Ｘ１０−’程度となるように設定した。尚、成膜され
たａ−３ｉ層中に含まれるボロン温度は上述のガス混合
比とほぼ対応している。

第１図（ｄ）は、ａ−３ｉ層１０５を固相成長させ、ゲ
ート電極１０６の形にパターン形成する工程である。

尚、固相成長はパターン形成後に行ってもよい。

この状態の基板を４５０℃で３０ｍ１ｎ、Ｎ２雰囲気中
でプリアニールしてａ−８ｉ層中に含まれる水素を脱離
させる。これは、水素がａ−８ｉ中に含まれたまま固相
成長アニールを行うと、水素が抜けた部分が空孔となり
、多孔質の膜になってしまうのを防ぐ目的とする。尚、
プラズマＣＶＤ法を用いる場合、成膜ガスにＨｅガスを
用いて希釈を行うと、ａ−３ｉ層中に取り込まれる水素
量を減らすことができるという利点があるので更に望ま
しい、この後、固相成長アニール工程に移る。

アニール条件はＮ２ガス中、５５０〜６５０℃の温度で
４〜７２時間程度である。この固相成長アニールによっ
て、ａ−８ｉ層は多結晶化し、ゲート電極中のＳｉグレ
イン平均粒径は約１〜３μｍまでになり、５μｍ以上の
粒径をしめずグレインも多数現れる。アニールはＮ２ア
ニールに限ることはなく、レーザービームアニール、ハ
ロゲンランプアニール等でもよい、このアニール工程時
にはａ−３ｉ層成膜時に混入させたボロン原子も同時に
活性化される。この結果、多結晶シリコンゲート電極（
ｐ＋ｐｏｌｙ−３ｉ）１０６の抵抗率は、１〜３×１０
弓Ω・ｃｍとなり、通常のＬＰＧＶＤで成膜した平均粒
径３０００Å以下で粒径１μｍ以上の結晶粒を全く含ま
ない多結晶Ｓｉを用いたｎ型ドープトゲート電極の抵抗
率　２．５ｘｌＯ−’Ω・ｃｍと、はぼ同程度の抵抗率
が得られる。

第１図（ｅ）は、ｎチャンネルＴＰＴの場合はＰイオン
を、ｐチャンネルＴＰＴの場合はＢイオンをゲート電極
をマスクとしてイオン打ち込みし、ソース領域１０８及
びドレイン領域１０７を形成する工程である。この後ソ
ース、ドレイン領域の活性化を目的として、８００℃〜
１０００℃程度のＮ２アニールを施す、この活性化アニ
ールにより、ゲート電極１０５中のＢＩＭ子の完全な活
性化と結晶化率の増大も同時に達成され、ゲート電極の
抵抗率はｌＸｌ０−’Ω・Ｃｍ以下まで下がる。ゲート
電極用ａ−３ｉの成膜はＥＣＲ−ＰＣＶＤで成膜するの
も好適である。ＥＣＲ−ＰＣＶＤで成膜したａ−３ｉ層
は、膜中の水素含有量を減らすことができるので、水素
脱離のためのブリアニールが省略できるという利点があ
る。または、Ｊｏｕｒｎａｌ　ｏｆ　Ｎｏｎ−Ｃｒｙｓ
ｔａｌｌｉｎｅ　５ｏｌｉｄｓ　ｖｏｌ、１０？　ｐ、
２９５　（１９８９）等にみられるように、遠隔プラズ
マＣＶＤ法を用いて基板温度３７０℃以上でａ−Ｓｉ層
を成膜してもよい、この方法によれば、ａ−５ｉ層中に
含まれる水素をほぼ完全にゼロにできるので、固相成長
には更に好適である。

第１図（ｆ）は、ＣＶＤ法、ブラズ？ＣＶＤ法、スパッ
タ法等により、層間絶縁膜を成すＳｉ０２層１０９を成
膜する工程である。眉間絶縁膜には窒化シリコン膜等で
もよい、この段階で水素プラズマ法、水素イオン注入法
、あるいはプラズマＣＶＤ法で形成した窒化膜からの水
素の拡散法等の方法で水素を活性層中に導入すると、ゲ
ート絶縁膜／Ｓｉ界面や結晶粒界等に存在するダングリ
ングボンドが終端化され、欠陥準位密度が減る効果があ
る。

このような水素化工程は層間絶縁膜を積層する前に行っ
てもよい。

第１図（ｇ）は、ソース、ドレインのコンタクトホール
を空けて配線材の導電膜（Ａｌ、Ｏｒ、ＩＴＯ等）を１
０００人〜１μｍ程度スパッタ法等で成膜し、ソース電
極１１１、　ドレイン電極１１０を形成する工程である
。

尚、本発明は第１ｒｉ！Ｊの実施例に限定されるもので
はなく、絶縁材料上に多結晶シリコンを累子材として、
絶縁ゲート型電界効果トランジスタを形成する場合に広
く有効である。

続いて、第２図にｐチャンネルＴＰＴ、第３図にｎチャ
ンネルＴＰＴのゲート電圧−ドレイン電流特性図をそれ
ぞれ示す、尚、両図ともプラズマＣＶＤ法で形成した非
晶質シリコンを固相成長法で多結晶化し、熱酸化法でゲ
ート絶縁膜を形成した場合のｐｏｌｙ−８ｉ　　ＴＦＴ
の特性図である。

第２図において、２０１は本発明に基づ＜ＴＦＴ特性を
、２０２はゲート電極にｎ型ｐｏｌｙ−３ｉを用い、チ
ャンネルイオンインプラを行わない従来のＴＰＴ特性を
示す、ソース・ドレイン間の電圧は一５Ｖである。又、
第３図において、３０１は本発明に基づ＜ＴＰＴ特性を
、３０２はゲート電極にｎ型ｐｏｌｙ−３ｉを用い、チ
ャンネルイオンインプラを行わない従来のＴＰＴ特性を
示す、ソース・ドレイン間の電圧は５ｖである。ｐチャ
ンネルＴ　Ｐ　Ｔ。

ｎチャンネルＴＰＴを共に、ＶｍｉｎがＯｖとなるよう
にｖｔｈを制御するには、ｐチャンネルＴＰＴ、ｎチャ
ンネルＴＰＴを別々にチャンネルイオンインプラを行う
必要があったが、本発明によれば、１回のチャンネルイ
オンインプラのみで、ｐチャンネルＴＰＴ、ｎチャンネ
ルＴＦＴ共、ＶｍｉｎをほぼＯｖにするように、ｖｔｈ
を制御することができる。以下、本発明によって、ｐチ
ャンネルＴＰＴ、ｎチャンネルＴＰＴが共に、Ｖｔｈ制
御できるメカニズムに関して述べる。ｐ型ｐｏ１ｙ−８
ｉをゲート電極に用いた場合には、ゲート電極／絶縁膜
／半導体の構造に於てフラットバンド状態を成すゲート
電圧が、ｎ型ｐｏｌｙ−８ｉゲートの場合よりもｌｖ程
高くなる。ｐチャンネルＴＰＴでは、ｎ型ｐｏｌｙ−３
ｉゲート電極を用いた場合はＴＰＴの’Ｖｍｉｎが−Ｉ
Ｖ程度を示しており（第２図、２０２）、チャンネルイ
オンインプラを行わなくても、ゲート電極をｎ型からｐ
型に変えることで、Ｖｍ−ｉｎがほぼＯｖになるように
（第２図、２０１）Ｖｔｈを制御することができる。　
　一方、ｎチャネルＴＰＴで、ｎ型ｐｏｌｙ−３ｉゲー
ト電極を用いた場合はＴＰＴのＶｍｉｎが一５ｖ〜−６
ｖ程度を示しており（第３図、３０２）、ｐチャンネル
ＴＰＴと異なり、ｐ型ｐｏｌｙ−８ｉゲート電極を用い
ただけでは、ＶｍｉｎをＯＶにすることができないが、
ｐ型ｐｏｌｙ−３ｉゲート電極を用い、更に適切なチャ
ンネルイオンインプラを行うことで、ＶｍｉｎがほぼＯ
ｖになるように（第３図、３０１）Ｖｔｈを制御できる
。

このように、ｐ型ｐｏｌｙ−８ｉゲート電極を用い、ｎ
チャンネルＴＰＴのみ選択的にチャンネルイオンインプ
ラすることで、共にＶｍｉｎがＯｖになるようにｖｔｈ
を制御することができる。従って、ｐチャンネル、ｎチ
ャンネル各々にチャンネルイオンインプラを計２回行う
必要があった従来の方法と比べて、工程数が少なく、ｐ
チャンネル、ｎチャンネル双方共に良好なＴＰＴ特性が
得られる。更に、本発明は、チャンネル部のｐｏｌｙ−
３ｉを、固相成長法やレーザーアニール法等で形成した
場合に限らず、ＬＰＣＶＤ法でｐｏｌｙ−３ｉを形成す
る等の従来からよく用いられていた方法で形成した場合
でも、ｐチャンネルＴＰＴ、　　ｎチャンネルＴＰＴの
ｖｔｈ々共に厳密に制御することができ、消費電流の低
減等の効果かある。

上述の製造方法によれば、従来のＬＰＣＶＤ法と熱拡散
法で形成したｎ型多結晶シリコンでは離しかったゲート
配線抵抗の低減とｖｔｈの制御を、きわめて簡単な工程
で容易に達成できる。このため、アクティヴＴＰＴ大型
液晶パネルで従来問題となっていたゲート配線抵抗を減
らすことができ、液晶パネルのＨＤＴＶ等への応用も容
易となる。

また、走査回路と光電変換素子とを同一基板上に集積化
した密着型イメージセンサに本発明を応用した場合には
、読み取り速度の高速化、高解像化、高階調化に大きな
効果がある。またゲート配線の低減効果により密着型イ
メージセンサの長尺化が可能となりイメージセンサの大
型化に大きな効果がある。同様に、ＴＰＴ駆動液晶シャ
ッタアレイ、ＴＰＴ駆動サーマルヘッド等への応用もま
た可能である。また、ＴＰＴへの応用ばかりでなく、３
次元ＩＣ等への応用も可能である。

［発明の効果］本発明の半導体装置及びその製造方法によれば、より簡
便な製造プロセスで、従来問題となっていたｐｏｌｙ−
３ｉ　　ＴＦＴのｖｔｈ制御が実現できる６本発明は固
相成長法等でチャンネル部を形成した特性の優れたＴＰ
Ｔに対して特に効果的である。また、本発明によれば、
ゲート電極の抵抗率を下げられるので、例えばアクティ
ヴマトリクスＴＰＴ大型液晶パネルのような、ゲート配
線抵抗を下げることが必須のものに対して大きな効果が
ある。このため、ＴＰＴ液晶パネルのＨＤＴＶ等への応
用も容易となる。

また、走査回路と充電変換素子とを同一基板上に集積化
した密着型イメージセンサに本発明を応用した場合には
、読み取り速度の高速化、高解像化、高階調化に大きな
効果がある。またゲート配線の低減効果により密着型イ
メージセンサの長尺化が可能となりイメージセンサの大
型化に大きな効果がある。同様に、ＴＰＴ駆動液晶シャ
ッタアレイ、ＴＰＴ駆動サーマルヘッド等への応用もま
た可能である。また、ＴＰＴへの応用ばかりでなく、３
次元ＩＣ等への応用も可能である。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造工程図である。第２図は本発明及び従来のｐチャンネルＴＰＴのゲート
電圧−ドレイン電流特性図である。第３図は本発明及び従来のｎチャンネルＴＰＴのゲート
電圧−ドレイン電流特性図である。０１・・・・・絶縁材料０２・・・・・非単結晶シリコン層０３・・・・・ゲート絶縁膜０５・・・・・ボロンをドープしたａ−９ｉ層０６・・
・・・ゲート電極０７・・・・・ドレイン領域０８・・・・・ソース領域０９・・・・・層間絶縁膜１０・・・・・ドレイン電極・・・・・ソース電極以上

Claims

【特許請求の範囲】

（１）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体により構成され
た半導体装置において、ゲート電極がｐ型半導体で構成
され、ｎチャンネルトランジスタのチャンネル領域の少
なくとも一部にボロン等のｐ型の不純物が含まれ、ｐチ
ャンネルトランジスタのチャンネル領域には該不純物が
含まれないことを特徴とする半導体装置。
（２）前記非単結晶半導体が多結晶シリコンより成るこ
とを特徴とする請求項１記載の半導体装置。
（３）前記多結晶シリコンが結晶粒径１μｍ以上の結晶
粒を含むことを特徴とする請求項２記載の半導体装置。
（４）ゲート電極を成す前記ｐ型半導体が、結晶粒径１
μｍ以上の結晶粒を含む多結晶シリコンより成ることを
特徴とする請求項１または請求項２または請求項３記載
の半導体装置。
（５）絶縁ゲート型電界効果トランジスタのチャンネル
領域の少なくとも一部が非単結晶半導体で構成され、同
一基板上にｐチャンネルトランジスタ及びｎチャンネル
トランジスタが形成された半導体装置の製造方法におい
て、ｎチャンネルトランジスタの少なくともチャンネル
領域にｐ型の不純物を導入する工程、ゲート電極をｐ型
半導体で形成する工程を少なくとも含むことを特徴とす
る半導体装置の製造方法。
（６）前記非単結晶半導体が多結晶シリコンより成るこ
とを特徴とする請求項５記載の半導体装置の製造方法。
（７）前記多結晶シリコンが結晶粒径１μｍ以上の結晶
粒を含むことを特徴とする請求項６記載の半導体装置の
製造方法。
（８）前記多結晶シリコンを固相成長法で形成したこと
を特徴とする請求項７記載の半導体装置の製造方法。
（９）ゲート電極を成す前記ｐ型半導体が、結晶粒径１
μｍ以上の結晶粒を含む多結晶シリコンより成ることを
特徴とする請求項５または請求項６または請求項７また
は請求項８記載の半導体装置の製造方法。