JPH03280473A - 薄膜トランジスタの製造方法およびその構造 - Google Patents
薄膜トランジスタの製造方法およびその構造Info
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- JPH03280473A JPH03280473A JP2079900A JP7990090A JPH03280473A JP H03280473 A JPH03280473 A JP H03280473A JP 2079900 A JP2079900 A JP 2079900A JP 7990090 A JP7990090 A JP 7990090A JP H03280473 A JPH03280473 A JP H03280473A
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Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
１産業上の利用分野】
本発明は、薄膜トランジスタ、特に半導体基板表面に形
成されたＭＯＳ）ランジスタの直上部に配置される薄膜
トランジスタの製造方法および両方のトランジスタの結
合構造に関する。 ｒ Ｐヒ ｍ ｒｒｓ ＋ｋ ＳＥ １近年、集積
回路は、その電力消費が小さいこと、雑音に強いこと等
で、ＣＭＯＳ化が進んでいる。しかしＣＭＯＳは、異種
のＭＯＳトランジスタを分離するため、ウェルな構成す
るので占有面積が大きくなる欠点がある。このため占有
面積を縮小するための様々な方法が考案されている０例
えば一方の導電型のＭＯＳ）ランジスタを薄膜トランジ
スタとし、半導体基板表面に形成された他方の導電型の
ＭＯＳ）ランジスタ上に形成する方法が提案されている
。 このような薄膜トランジスタの製造方法の例を第４図に
、構成を第５図に示す、第４図（ａｌは１周知の方法で
、半導体基板表面に形成したｎ型ＭＯＳトランジスタの
断面を示す０図において４１はｐ型半導体基板、４２は
ｎ型拡散層、４３はゲート絶縁膜、４４は多結晶シリコ
ンであるゲート電極、４５はゲート電極の側壁に形成さ
れた絶縁膜である。 薄膜トランジスタは、前記ＭＯＳトランジスタのゲート
電極４４を共用として、形成する。 ＭＯＳ）ランジスタ上に薄いゲート絶縁膜４６を形成し
てから、このゲート絶縁膜４６を薄膜トランジスタの基
板となるシリコン薄膜４７で覆う、そして保護のため、
その上にさらに絶縁保護膜４８を形成する（第４図（ｂ
））。 次に、前記シリコン薄膜４７内にソース・ドレイン領域
をイオン注入により形成するが、そのため、第４図（ｃ
）に示すようにホトレジストマスク４９を形成してから
フッ化ホウ素等をｌ ｘ ｌ Ｏ”ｃｍ−”程度の濃度
になるようにイオン注入する。イオン注入後ホトレジス
ト４９を除去し、シリコン薄膜４７中にトランジスタが
完成された状態を第４図ｆｄｌに示す。 上記の方法で形成された薄膜トランジスタの平面図を第
５図（ａｔに示す。５１は下地のｎ型ＭＯ３Ｉ−ランジ
スタのソース、５２は同じくドレイン、５３は共通のゲ
ート電極、５４はシリコン薄膜４７中に形成されたｐ型
ＭＯＳトランジスタのソース、５５はドレイン、５６は
チャネル領域である。 第５図（ｂ）は同図１ａ）を等価回路で表したものであ
る。Ｎ３は５１〜５３で構成されるｎ型ＭＯＳ）ランジ
スタ、Ｐ３は５３〜５６で構成されるｐ型ＭＯＳ）ラン
ジスタである。なお、この図は各電極への配線完了前の
状態を示す。
成されたＭＯＳ）ランジスタの直上部に配置される薄膜
トランジスタの製造方法および両方のトランジスタの結
合構造に関する。 ｒ Ｐヒ ｍ ｒｒｓ ＋ｋ ＳＥ １近年、集積
回路は、その電力消費が小さいこと、雑音に強いこと等
で、ＣＭＯＳ化が進んでいる。しかしＣＭＯＳは、異種
のＭＯＳトランジスタを分離するため、ウェルな構成す
るので占有面積が大きくなる欠点がある。このため占有
面積を縮小するための様々な方法が考案されている０例
えば一方の導電型のＭＯＳ）ランジスタを薄膜トランジ
スタとし、半導体基板表面に形成された他方の導電型の
ＭＯＳ）ランジスタ上に形成する方法が提案されている
。 このような薄膜トランジスタの製造方法の例を第４図に
、構成を第５図に示す、第４図（ａｌは１周知の方法で
、半導体基板表面に形成したｎ型ＭＯＳトランジスタの
断面を示す０図において４１はｐ型半導体基板、４２は
ｎ型拡散層、４３はゲート絶縁膜、４４は多結晶シリコ
ンであるゲート電極、４５はゲート電極の側壁に形成さ
れた絶縁膜である。 薄膜トランジスタは、前記ＭＯＳトランジスタのゲート
電極４４を共用として、形成する。 ＭＯＳ）ランジスタ上に薄いゲート絶縁膜４６を形成し
てから、このゲート絶縁膜４６を薄膜トランジスタの基
板となるシリコン薄膜４７で覆う、そして保護のため、
その上にさらに絶縁保護膜４８を形成する（第４図（ｂ
））。 次に、前記シリコン薄膜４７内にソース・ドレイン領域
をイオン注入により形成するが、そのため、第４図（ｃ
）に示すようにホトレジストマスク４９を形成してから
フッ化ホウ素等をｌ ｘ ｌ Ｏ”ｃｍ−”程度の濃度
になるようにイオン注入する。イオン注入後ホトレジス
ト４９を除去し、シリコン薄膜４７中にトランジスタが
完成された状態を第４図ｆｄｌに示す。 上記の方法で形成された薄膜トランジスタの平面図を第
５図（ａｔに示す。５１は下地のｎ型ＭＯ３Ｉ−ランジ
スタのソース、５２は同じくドレイン、５３は共通のゲ
ート電極、５４はシリコン薄膜４７中に形成されたｐ型
ＭＯＳトランジスタのソース、５５はドレイン、５６は
チャネル領域である。 第５図（ｂ）は同図１ａ）を等価回路で表したものであ
る。Ｎ３は５１〜５３で構成されるｎ型ＭＯＳ）ランジ
スタ、Ｐ３は５３〜５６で構成されるｐ型ＭＯＳ）ラン
ジスタである。なお、この図は各電極への配線完了前の
状態を示す。
【発明が解決しようとする課題ｌ
第４図に示す従来の薄膜トランジスタの製造方法では、
薄膜トランジスタのソース・ドレインにイオン注入を行
う場合に注入阻止剤としてホトレジストな用いるが、微
細なパターンを広範囲にわたって形成する場合、露光領
域の中心付近と周辺で露光状態に差ができる欠点がある
。露光領域の周辺では第４図［ｃ）に示すよう紀ホトレ
ジストの形状が上面と下面で寸法差ができ、イオン注入
時にホトレジストの厚さの不充分な場所からシリコン薄
膜中に不純物が入り込んで実際のチャネル長さり、が設
計のチャネル長Ｌ０に対し第４図（ｄ）に示すようにＬ
Ｅ＜Ｌｏとなってしまう＠ Ｌ（ｌの寸法によっては短
チヤネル効果によりトランジスタ動作ができな（なる危
険性がある。 また、ソース・ドレインには多量のイオン注入を行うた
め、ホトレジストが帯電し、絶縁膜を破壊してしまう可
能性があった。この他、上述した従来の製造方法で形成
した薄膜トランジスタは第５図（ｂｌに示すようにチャ
ネルがフローティングになっており、キンク現象等動作
上好ましくない現象を起こす欠点があった。 本発明の目的は、上記の欠点を除去した、薄膜トランジ
スタの製造方法を提供することにある。 ［課題を解決するための手段Ｊ 本発明の薄膜トランジスタは、半導体基板の主面に形成
したＭＯＳトランジスタを下地として、その上部にゲー
ト電極を共通とする構造を有するもので、その製造方法
は、前記下地ＭＯＳトランジスタ上に、ゲート絶縁膜を
形成する工程と、このゲート絶縁膜上にシリコンＩＩＩ
を形成する工程と、このシリコン薄膜上に絶縁保護膜を
形成する工程と、この絶縁膜保護股上に前記ゲート電極
の上方に位置し、ゲート電極と同一形状の導体膜を形成
する工程と、この導体膜をマスクとして、前記シリコン
薄膜にイオン注入し、薄膜トランジスタのドレイン・ソ
ース領域を形成する工程とを含むものである。 １ 作 用 】 シリコン薄膜の予定する領域に、イオン注入によりソー
ス・ドレインを形成する際に、ゲート電極の上方に同一
形状の導体膜によるマスクを配置する。このマスクは導
体膜であるので。 イオン注入に際しソース・ドレインが正確に形成できる
。またホトレジストマスクのようにイオン注入の際の電
荷の蓄積がなく、絶縁破壊を生じない。前記導体膜は実
施例で説明するが、適当な結線によって、薄膜トランジ
スタのチャネルを容量を介して一定の電位とする効果を
生じる。
薄膜トランジスタのソース・ドレインにイオン注入を行
う場合に注入阻止剤としてホトレジストな用いるが、微
細なパターンを広範囲にわたって形成する場合、露光領
域の中心付近と周辺で露光状態に差ができる欠点がある
。露光領域の周辺では第４図［ｃ）に示すよう紀ホトレ
ジストの形状が上面と下面で寸法差ができ、イオン注入
時にホトレジストの厚さの不充分な場所からシリコン薄
膜中に不純物が入り込んで実際のチャネル長さり、が設
計のチャネル長Ｌ０に対し第４図（ｄ）に示すようにＬ
Ｅ＜Ｌｏとなってしまう＠ Ｌ（ｌの寸法によっては短
チヤネル効果によりトランジスタ動作ができな（なる危
険性がある。 また、ソース・ドレインには多量のイオン注入を行うた
め、ホトレジストが帯電し、絶縁膜を破壊してしまう可
能性があった。この他、上述した従来の製造方法で形成
した薄膜トランジスタは第５図（ｂｌに示すようにチャ
ネルがフローティングになっており、キンク現象等動作
上好ましくない現象を起こす欠点があった。 本発明の目的は、上記の欠点を除去した、薄膜トランジ
スタの製造方法を提供することにある。 ［課題を解決するための手段Ｊ 本発明の薄膜トランジスタは、半導体基板の主面に形成
したＭＯＳトランジスタを下地として、その上部にゲー
ト電極を共通とする構造を有するもので、その製造方法
は、前記下地ＭＯＳトランジスタ上に、ゲート絶縁膜を
形成する工程と、このゲート絶縁膜上にシリコンＩＩＩ
を形成する工程と、このシリコン薄膜上に絶縁保護膜を
形成する工程と、この絶縁膜保護股上に前記ゲート電極
の上方に位置し、ゲート電極と同一形状の導体膜を形成
する工程と、この導体膜をマスクとして、前記シリコン
薄膜にイオン注入し、薄膜トランジスタのドレイン・ソ
ース領域を形成する工程とを含むものである。 １ 作 用 】 シリコン薄膜の予定する領域に、イオン注入によりソー
ス・ドレインを形成する際に、ゲート電極の上方に同一
形状の導体膜によるマスクを配置する。このマスクは導
体膜であるので。 イオン注入に際しソース・ドレインが正確に形成できる
。またホトレジストマスクのようにイオン注入の際の電
荷の蓄積がなく、絶縁破壊を生じない。前記導体膜は実
施例で説明するが、適当な結線によって、薄膜トランジ
スタのチャネルを容量を介して一定の電位とする効果を
生じる。
以下、本発明の一実施例につき図面を参照して説明する
。第１図は本実施例の製造方法による薄膜トランジスタ
の製造工程を示す断面図である。第１図（ａ）は下地と
なる例えばｎ型ＭＯＳトランジスタの断面を表わしてお
り、ｌはｐ型半導体基板、２はソース・ドレインのｎ型
拡散層、３はゲート絶縁膜、４はゲート電極、５は側壁
絶縁膜である。第１図（ｂｌは薄膜トランジスタの基板
になるシリコン薄膜７と絶縁膜６、絶縁保護膜８を形成
した状態である。ここで絶縁膜６は薄膜トランジスタの
ゲート絶縁膜になる。 ここまでは、従来例と同じ工程であるが、本実施例では
、次に第１図（ｃ）に示すように、絶縁保護膜８上に導
体膜（例えば多結晶シリコン等）９を形成する。そして
第２図（ｄ）に示すようにホトレジスト１０をゲート電
極４の上方の領域に形成し、導体膜９の不要部分をエツ
チングにより除去し、導体膜マスク９′を形成する。こ
の後でホトレジスト１０を除去し、第１図（ｅ）に示す
ように、導体膜マスク９′を利用して、シリコン薄膜７
中にソース・ドレインを形成するための例えばフッ化ホ
ウ素等によるイオン注入１１を行う。 イオン注入１１のマスクは導体膜であるので、イオン注
入１１の精度は導体膜の加工精度で決まり、従来のホト
レジストマスクに比べて寸法変化が抑制される。またイ
オン注入により帯電する電荷は他の部分に流れ、絶縁膜
の破壊は起きない。 なお、導体膜マスク９′は、ホトレジストマスクと異な
り、イオン注入後除去するものでな（薄膜トランジスタ
のチャネルがフローティングにならないように、機能さ
せるもので、以下に示す実施例で開示する所定の結線を
しである。 第２図は実施例の製造方法で得られる薄膜トランジスタ
の構成の１例である。同図１ａ）は平面図、同図（ｂｌ
は等価回路である。第２図１ａ）において２１は下地の
ｎチャネルＭＯＳ）ランジスタのソースで接地電位を与
えられている。 ２２はそのドレイン、２３は共通のゲート電極による配
線、２′４はシリコン薄膜７に形成された薄膜トランジ
スタ（ｎ型ＭＯＳトランジスタ）のソース、２５はその
ドレイン、２６はこのトランジスタのチャネル、２７は
イオン注入Ｆ蔽の導体膜マスク９′への配線でコンタク
ト２８により下地のｎチャネルＭＯＳトランジスタのソ
ース２１と接続されている。 第２図＋ｂｌにおいて、Ｎｌは同図１ａｌの２１．２２
．２３で形成される下地のｎ型ＭＯＳトランジスタ、Ｐ
Ｉは２３〜２６で形成される薄膜トランジスタのｎ型Ｍ
ＯＳトランジスタ、Ｃｔはｐ型ＭＯＳトランジスタのチ
ャネル２６と、下地のｎチャネルＭＯＳ）ランジスタの
接地されているソース２１との間に形成される容量であ
る。 第３図は本発明の製造方法で得られる薄膜トランジスタ
の構成の他の実施例である。第３図１ａ）は平面図、同
図（ｂ）は等価回路であり、３１〜３８、Ｎ２．Ｐ２．
Ｃ２は第２図２１〜２８、Ｎｌ、ＰＩ、ＣＩにそれぞれ
相当する。 本実施例ではコンタクト３８によって、共通のゲート電
極への配線３３、導体膜への配線３７とが接続されてい
る。薄膜トランジスタのキンク現象等動作上好ましくな
い現象はチャネルに直接電位を与えずとも、容量素子を
介して間接的に電位を与えて軽減することができる０本
発明において第２図ではＣＩ、第３図ではＣ２がそれに
当たる、これは製造方法の実施例の第１図の導体膜９を
用い、絶縁保護膜８の厚さを制御することにより容易に
実現できるという利点を有する。 【発明の効果１ 以上説明したように１本発明は薄膜トランジスタのソー
ス・ドレインへのイオン注入の阻止材として導体膜を用
いることでホトレジストに比べてソース・ドレインの寸
法変化を抑えるとともに、絶縁破壊を防ぐ効果がある。 また、当該導体膜をアースまたは共通ゲート電極に接続
することで薄膜トランジスタのチャネルとの間に容量を
形成し、キンク現象等ｉｓトランジスタの動作上好まし
くない現象を抑える効果がある。 なお実施例では、ＣＭＯＳトランジスタとして半導体基
板上のＭＯＳトランジスタをｎ型、薄膜トランジスタを
ｐ型として説明したが、逆の導電型の組み合わせとする
こともできる。さらにＣＭＯＳトランジスタにかぎらず
同導電型の組合せでもよい。
。第１図は本実施例の製造方法による薄膜トランジスタ
の製造工程を示す断面図である。第１図（ａ）は下地と
なる例えばｎ型ＭＯＳトランジスタの断面を表わしてお
り、ｌはｐ型半導体基板、２はソース・ドレインのｎ型
拡散層、３はゲート絶縁膜、４はゲート電極、５は側壁
絶縁膜である。第１図（ｂｌは薄膜トランジスタの基板
になるシリコン薄膜７と絶縁膜６、絶縁保護膜８を形成
した状態である。ここで絶縁膜６は薄膜トランジスタの
ゲート絶縁膜になる。 ここまでは、従来例と同じ工程であるが、本実施例では
、次に第１図（ｃ）に示すように、絶縁保護膜８上に導
体膜（例えば多結晶シリコン等）９を形成する。そして
第２図（ｄ）に示すようにホトレジスト１０をゲート電
極４の上方の領域に形成し、導体膜９の不要部分をエツ
チングにより除去し、導体膜マスク９′を形成する。こ
の後でホトレジスト１０を除去し、第１図（ｅ）に示す
ように、導体膜マスク９′を利用して、シリコン薄膜７
中にソース・ドレインを形成するための例えばフッ化ホ
ウ素等によるイオン注入１１を行う。 イオン注入１１のマスクは導体膜であるので、イオン注
入１１の精度は導体膜の加工精度で決まり、従来のホト
レジストマスクに比べて寸法変化が抑制される。またイ
オン注入により帯電する電荷は他の部分に流れ、絶縁膜
の破壊は起きない。 なお、導体膜マスク９′は、ホトレジストマスクと異な
り、イオン注入後除去するものでな（薄膜トランジスタ
のチャネルがフローティングにならないように、機能さ
せるもので、以下に示す実施例で開示する所定の結線を
しである。 第２図は実施例の製造方法で得られる薄膜トランジスタ
の構成の１例である。同図１ａ）は平面図、同図（ｂｌ
は等価回路である。第２図１ａ）において２１は下地の
ｎチャネルＭＯＳ）ランジスタのソースで接地電位を与
えられている。 ２２はそのドレイン、２３は共通のゲート電極による配
線、２′４はシリコン薄膜７に形成された薄膜トランジ
スタ（ｎ型ＭＯＳトランジスタ）のソース、２５はその
ドレイン、２６はこのトランジスタのチャネル、２７は
イオン注入Ｆ蔽の導体膜マスク９′への配線でコンタク
ト２８により下地のｎチャネルＭＯＳトランジスタのソ
ース２１と接続されている。 第２図＋ｂｌにおいて、Ｎｌは同図１ａｌの２１．２２
．２３で形成される下地のｎ型ＭＯＳトランジスタ、Ｐ
Ｉは２３〜２６で形成される薄膜トランジスタのｎ型Ｍ
ＯＳトランジスタ、Ｃｔはｐ型ＭＯＳトランジスタのチ
ャネル２６と、下地のｎチャネルＭＯＳ）ランジスタの
接地されているソース２１との間に形成される容量であ
る。 第３図は本発明の製造方法で得られる薄膜トランジスタ
の構成の他の実施例である。第３図１ａ）は平面図、同
図（ｂ）は等価回路であり、３１〜３８、Ｎ２．Ｐ２．
Ｃ２は第２図２１〜２８、Ｎｌ、ＰＩ、ＣＩにそれぞれ
相当する。 本実施例ではコンタクト３８によって、共通のゲート電
極への配線３３、導体膜への配線３７とが接続されてい
る。薄膜トランジスタのキンク現象等動作上好ましくな
い現象はチャネルに直接電位を与えずとも、容量素子を
介して間接的に電位を与えて軽減することができる０本
発明において第２図ではＣＩ、第３図ではＣ２がそれに
当たる、これは製造方法の実施例の第１図の導体膜９を
用い、絶縁保護膜８の厚さを制御することにより容易に
実現できるという利点を有する。 【発明の効果１ 以上説明したように１本発明は薄膜トランジスタのソー
ス・ドレインへのイオン注入の阻止材として導体膜を用
いることでホトレジストに比べてソース・ドレインの寸
法変化を抑えるとともに、絶縁破壊を防ぐ効果がある。 また、当該導体膜をアースまたは共通ゲート電極に接続
することで薄膜トランジスタのチャネルとの間に容量を
形成し、キンク現象等ｉｓトランジスタの動作上好まし
くない現象を抑える効果がある。 なお実施例では、ＣＭＯＳトランジスタとして半導体基
板上のＭＯＳトランジスタをｎ型、薄膜トランジスタを
ｐ型として説明したが、逆の導電型の組み合わせとする
こともできる。さらにＣＭＯＳトランジスタにかぎらず
同導電型の組合せでもよい。
第１図（ａｌ〜（ｅｌは本発明の薄膜トランジスタの製
造方法の実施例を示す断面図、第２図（ａ）は実施例に
より製造された薄膜トランジスタの構成の一例を示す平
面図、同図 Ｔｂｌは等価回路図、第３図ｔａｌ薄股ト
ランジスタの別の例を示す平面図、同図（ｂｌは等価回
路図、第４図（ａｌ〜（ｄ）は従来の薄膜トランジスタ
の製造方法を示す図、第５図１８）は従来の製造方法に
により得られる薄膜トランジスタの構成を示す平面図、
同図（ｂｌは等価回路図である。 １．４１・・・半導体基板、 ２．４２・・・拡散層、
３．４３・・・ゲート絶縁膜。 ４．４４・・・ゲート電極、 ５．４５−・・側壁絶縁膜、 ６．４６・・・ゲート絶縁膜、 ７．４７・・・シリコン薄膜、 ８．４８・・−絶縁保護膜、 ９・・・導体膜、９′・
・・導体膜マスク、 ２１ 、３１ 、５１−−− ｎ型ＭＯＳｌ−ランジス
タのソース、 ２２ 、３２ 、５２−−− ｎ型ＭＯＳトランジスタ
のドレイン、 ２３．３３．５３・・−ゲート電極、 ２４．３４．５４・・・薄膜トランジスタのソス、 ２５゜ ２６゜ ２７゜ ２８゜ ３５．５５・・・薄膜トランジスタのドレイン、 ３６．５６−・・薄膜トランジスタのチャネル、 ３７・・・導体膜。 ３８−−・コンタクト。 第２図 第３因 （ａ） 第５因
造方法の実施例を示す断面図、第２図（ａ）は実施例に
より製造された薄膜トランジスタの構成の一例を示す平
面図、同図 Ｔｂｌは等価回路図、第３図ｔａｌ薄股ト
ランジスタの別の例を示す平面図、同図（ｂｌは等価回
路図、第４図（ａｌ〜（ｄ）は従来の薄膜トランジスタ
の製造方法を示す図、第５図１８）は従来の製造方法に
により得られる薄膜トランジスタの構成を示す平面図、
同図（ｂｌは等価回路図である。 １．４１・・・半導体基板、 ２．４２・・・拡散層、
３．４３・・・ゲート絶縁膜。 ４．４４・・・ゲート電極、 ５．４５−・・側壁絶縁膜、 ６．４６・・・ゲート絶縁膜、 ７．４７・・・シリコン薄膜、 ８．４８・・−絶縁保護膜、 ９・・・導体膜、９′・
・・導体膜マスク、 ２１ 、３１ 、５１−−− ｎ型ＭＯＳｌ−ランジス
タのソース、 ２２ 、３２ 、５２−−− ｎ型ＭＯＳトランジスタ
のドレイン、 ２３．３３．５３・・−ゲート電極、 ２４．３４．５４・・・薄膜トランジスタのソス、 ２５゜ ２６゜ ２７゜ ２８゜ ３５．５５・・・薄膜トランジスタのドレイン、 ３６．５６−・・薄膜トランジスタのチャネル、 ３７・・・導体膜。 ３８−−・コンタクト。 第２図 第３因 （ａ） 第５因
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面に形成したＭＯＳトランジスタを
下地として、その上部にゲート電極を共通とするＭＯＳ
薄膜トランジスタを形成する製造方法において、前記下
地ＭＯＳトランジスタ上に、ゲート絶縁膜を形成する工
程と、このゲート絶縁膜上にシリコン薄膜を形成する工
程と、このシリコン薄膜上に絶縁保護膜を形成する工程
と、この絶縁膜保護膜上に前記ゲート電極の上方に位置
し、ゲート電極と同一形状の導体膜を形成する工程と、
この導体膜をマスクとして、前記シリコン薄膜にイオン
注入し、薄膜トランジスタのドレイン・ソース領域を形
成する工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。 ２、特許請求の範囲の請求項１記載の製造方法により得
られる薄膜トランジスタにおいて、薄膜トランジスタの
マスクとして用いられる導体膜が、下地のＭＯＳトラン
ジスタの接地電位にあるソースに、接続してあることを
特徴とする薄膜トランジスタ構造。 ３、特許請求の範囲の請求項１記載の製造方法により得
られる薄膜トランジスタにおいて、薄膜トランジスタの
マスクとして用いられる導体膜が、下地のＭＯＳトラン
ジスタおよび薄膜トランジスタの共通のゲート電極と同
電位に接続してあることを特徴とする薄膜トランジスタ
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079900A JPH03280473A (ja) | 1990-03-28 | 1990-03-28 | 薄膜トランジスタの製造方法およびその構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079900A JPH03280473A (ja) | 1990-03-28 | 1990-03-28 | 薄膜トランジスタの製造方法およびその構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280473A true JPH03280473A (ja) | 1991-12-11 |
Family
ID=13703158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079900A Pending JPH03280473A (ja) | 1990-03-28 | 1990-03-28 | 薄膜トランジスタの製造方法およびその構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238850A (ja) * | 2011-04-29 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-03-28 JP JP2079900A patent/JPH03280473A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238850A (ja) * | 2011-04-29 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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