JPH07202016A - ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法 - Google Patents

ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法

Info

Publication number
JPH07202016A
JPH07202016A JP6319367A JP31936794A JPH07202016A JP H07202016 A JPH07202016 A JP H07202016A JP 6319367 A JP6319367 A JP 6319367A JP 31936794 A JP31936794 A JP 31936794A JP H07202016 A JPH07202016 A JP H07202016A
Authority
JP
Japan
Prior art keywords
dopant
layer
conductivity type
channel
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6319367A
Other languages
English (en)
Inventor
Kuo-Hua Lee
リー クオ−フア
Chun-Ting Liu
リウ チュン−ティング
Ruichen Liu
リウ ルイチェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc, AT&T Corp filed Critical American Telephone and Telegraph Co Inc
Publication of JPH07202016A publication Critical patent/JPH07202016A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/412—Deposition of metallic or metal-silicide materials

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 浅いソース／ドレイン領域を有する電界効果
型トランジスタの製造方法を提供することである。 【構成】 ｎチャネルとｐチャネルの電界効果型トラン
ジスタの両方を有する集積回路は、基板に第１導電型と
第２導電型の複数の領域を形成し、第１および第２の電
界効果型トランジスタのゲート構造が形成される。少な
くとも一つの電界効果型トランジスタは、第１、およ
び、第２の導電型の各領域に形成される。ドーパント注
入層が形成され、第１導電型の第１ドーパントのブラン
ケット注入が行われる。表面はマスク層１５でマスクさ
れて、前記第２導電型の領域をカバーし、第２導電型の
第２ドーパントをブランケット注入する。その後、この
構造体を加熱して、ドーパントをドーパント注入層から
拡散させて、前記第１と第２の電界効果型トランジスタ
のソース／ドレイン領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タに関し、特に、ケイ化物層からのドーパントの拡散に
より形成される電界効果型トランジスタに関する。
【０００２】
【従来技術の説明】集積回路がより複雑になるにつれ
て、電界効果型トランジスタのような個別の素子は、よ
り小さくなり、さらに、密着して配置されるようにな
る。このように素子が小さくなることは、回路の複雑性
が増すだけでなく、新たな製造技術、および、新規の素
子が必要となっている。
【０００３】このような例として、電界効果型トランジ
スタのソース領域とドレイン領域を別個に電気的に接触
させる必要がある。これは、このトランジスタの上に誘
電体層を堆積し、この誘電体層をパターン化して、ウィ
ンドゥを形成し、そこからソース／ドレイン領域を露出
させて、その後、このウィンドゥ内に金属を堆積するこ
とによって行われる。この典型的な金属としては、アル
ミである。しかし、アルミは、シリコン基板内に拡散し
やすく、あるいは、スパイクとして侵入する傾向があ
る。このような拡散は、好ましいものではない。拡散を
バリアする層が、このようなスパイクを防止するために
堆積される。このようなバリア層の材料をウィンドゥ内
に堆積することは、ウィンドゥの底部近傍でカバレッジ
が不十分となることがある。時に、この誘電体性のウィ
ンドゥは、ソース／ドレイン領域に対し、正確に配置す
る必要がある。
【０００４】このようなウィンドゥに必要とされる整合
の正確さを必要としない画期的なデザインが、米国特許
第４，８４４，７７６号、および、米国特許第４，９２
２，３１１号に開示されている。これらの特許は、通
常、折り込まれた拡張ウィンドゥを有する電界効果型ト
ランジスタ（folded extended window field effect tr
ansistor：ＦＥＷＭＯＳ）と称する素子とその製造方法
について開示している。その一実施例としては、導電材
料の層、例えば、ＴｉＮの層をトランジスタ素子（ゲー
ト電極の上部に絶縁層を有する）が形成された後、ブラ
ンケット堆積させている。当然のことながら、これには
ＷＳｉ2が用いられている。この導電性材料の層は、パ
ターン化されて、ウィンドゥパッドを形成し、このウィ
ンドゥパッドは、ソース／ドレイン領域の少なくとも一
部をカバーしている。このウィンドゥパッドは、ソース
／ドレイン領域よりも大きくてもよいが、ただし、この
ウィンドゥパッドは、ゲート電極の上部では互いに接触
してはならず、かつ、ソース／ドレイン領域に隣接する
フィールド酸化物領域の上にも延びてもよい。このウィ
ンドゥパッドは、エッチストップ層として機能し、それ
により、誘電体内のウィンドゥがエッチングされるとき
に、ソース／ドレイン領域内にエッチングされるのを阻
止している。
【０００５】ドーパントを基板内に注入して、ソース／
ドレイン領域を形成しなければならない。これは、イオ
ン注入によって行われる。浅い接合（shallow junctio
n）を形成することにより、強化される様々な半導体素
子の特性がある。すなわち、この浅い接合は、極めて浅
いソース／ドレイン領域を意味する。この浅い領域は、
イオン注入で形成することは難しいが、また同時に、平
滑な表面を維持して、接合界面の粗さを回避している。
一実施例においては、ＦＥＷＭＯＳは、ポリサイド（po
lycide）をウィンドゥパッド層の材料として用いること
が教示されている。このソース／ドレイン領域は、イオ
ン注入ポリシリコンからの熱駆動により形成される。金
属が堆積され、サリサイドが形成される。しかし、この
サリサイドのポリシリコンは、接合面が粗くなる傾向が
ある。さらに、個別のイオン注入が、ｎチャネルトラン
ジスタ、および、ｐチャネルトランジスタを形成する際
に必要である。
【０００６】
【発明が解決しようとする課題】本発明の目的は、浅い
ソース／ドレイン領域を有する電界効果型トランジスタ
の製造方法を提供することである。
【０００７】
【課題を解決するための手段】ｎチャネルとｐチャネル
の電界効果型トランジスタの両方を有する集積回路は、
基板に第１導電型と第２導電型の複数の領域を形成し、
第１および第２の電界効果型トランジスタのゲート構造
を形成する。電界効果型トランジスタは、第１と、第２
の導電型の各領域に形成される。ドーパント注入層が形
成され、第１導電型の第１ドーパントのブランケット注
入が行われる。表面はマスクされて、前記第２導電型の
領域をカバーし、第２導電型の第２ドーパントをブラン
ケット注入する。その後、この構造体を加熱して、ドー
パントをドーパント注入層から拡散させて、前記第１と
第２の電界効果型トランジスタのソース／ドレイン領域
を形成する。一実施例においては、このドーパント注入
層は、タングステンケイ化物のようなケイ化物である。
また、第１ドーパントは、ボロンである。他の実施例に
おいては、この第２ドーパントはリンで、ケイ化物はタ
ングステンケイ化物である。
【０００８】
【実施例】図１は、基板１の上にｎ型領域３とｐ型領域
５が形成され、その間にフィールド酸化物領域７が形成
されている。また、ｐ型領域５とｎ型領域３の上に、ゲ
ート９とゲート１１が形成されている。このゲート９と
ゲート１１は、それぞれ、導電層９１と導電層１１１と
を有する。この導電層９１と導電層１１１は、ポリシリ
コンから形成される。また、このゲート９とゲート１１
は、誘電体側壁９３と誘電体側壁１１３、誘電体トップ
層９５と誘電体トップ層１１５とをそれぞれ有する。こ
こでは、図面を明瞭にするために、ゲート酸化物は記載
されていない。用語「基板」とは、他の層をその上に堆
積するための材料を意味しており、この基板は、一般的
にシリコンウェハである。
【０００９】これらの構造体は、当業者には公知であ
り、これに関しては、米国特許第４，４３５，９８６号
を参照されたい。従来の堆積とリソグラフパターン技術
が用いられており、この誘電体は、一般的にシリコン酸
化物である。
【００１０】ケイ化物層１３が、ゲート１１に示された
構造体の表面上に形成され、ボロン、すなわち、第１の
導電型の第１ドーパントとして注入される。この構造体
を図２に示し、イオン注入は矢印で表している。このイ
オン注入のエネルギーは、ケイ化物層１３を貫通しない
程度に選択されている。代表的なケイ化物は、ＷＳｉ2
である。このケイ化物は、均一に堆積されて、基板表面
に対し、その損傷を最小にしている。このケイ化物層１
３は、ドーパント注入層とも称する。
【００１１】マスク層１５が、ｎ型領域３の領域をカバ
ーするようにフォトレジストをパターン化することによ
り形成される。この構造体が図３に示される。矢印で示
すように、リンが第２の導電型の第２ドーパントとして
注入される。しかし、ｎ型領域３は、パターン化された
レジストによって遮蔽されて、リンはｐ型領域５の上の
ケイ化物層１３にのみ注入される。この注入エネルギー
は、ケイ化物層１３を貫通しない程度に選択される。こ
のマスク層１５は、その後、除去される。一般的なイオ
ン注入ドーズ量は、ボロンに対しては３×１０15で、リ
ンに対しては５×１０15である。
【００１２】その後、ランディングパッドが形成され、
この構造体を、ケイ化物層１３から充分な拡散が行われ
る時間と温度で加熱して、トランジスタのソース／ドレ
イン領域１７を形成する。ｎチャネルトランジスタにお
いては、リンは拡散するが、ボロンは拡散しない。ｐチ
ャネルトランジスタにおいては、ボロンのみが拡散す
る。したがって、ｎチャネルトランジスタとｐチャネル
トランジスタの両方が形成される。このランディングパ
ッド層をパターン化して、ゲート９とゲート１１の上、
および、フィールド酸化物領域７の上で不連続性を形成
する。
【００１３】上記の説明においては、ｎチャネルトラン
ジスタとｐトランジスタの両方がケイ化物層からの拡散
により形成されるが、従来のプロセスに必要とされる２
回のマスクではなく、本発明は、１回のマスクのみが必
要である。
【００１４】また、この実施例においては、リンを高濃
度で注入している。すなわち、ボロンの濃度の約２倍で
注入しているが、これは、本発明の実施に対し好ましい
プロセスである。
【００１５】また、本発明の変形例として、ポリシリコ
ンをドーパント注入層として用いることもできる。
【００１６】
【発明の効果】以上述べたように、本発明は、ｎチャネ
ルとｐチャネルのトランジスタを形成する際に、１回の
マスクでもって形成でき、その製造プロセスが単純とな
る利点がある。
【図面の簡単な説明】
【図１】本発明の製造プロセスの第１プロセスにおける
集積回路の部分断面図。
【図２】本発明の製造プロセスの第２プロセスにおける
集積回路の部分断面図。
【図３】本発明の製造プロセスの第３プロセスにおける
集積回路の部分断面図。
【図４】本発明の製造プロセスの第４プロセスにおける
集積回路の部分断面図。
【符号の説明】
１ 基板 ３ ｎ型領域 ５ ｐ型領域 ７ フィールド酸化物領域 ９、１１ ゲート １３ ケイ化物層 １５ マスク層 １７ ソース／ドレイン領域 ９１、１１１ 導電層 ９３、１１３ 誘電体側壁 ９５、１１５ 誘電体トップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｎ 7514−4Ｍ 29/78 ３０１ Ｓ (72)発明者 チュン−ティング リウ アメリカ合衆国、18106 ペンシルベニア、 レハイ カウンティー、ウエスコスビル、 ボギー アベニュー 1475 (72)発明者 ルイチェン リウ アメリカ合衆国、07060 ニュージャージ ー、サマセット カウンティー、ワレン、 ノースリッジ ウエイ ４

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）基板（１）に第１導電型の領域
    （３）と第２導電型の領域（５）を形成するステップ
    （図１）と、 （Ｂ）前記各領域（３，５）の上に、ゲート構造体（１
    １，９）を形成するステップ（図１）と、 （Ｃ）前記領域（３、５）の上に、ドーパント注入層
    （１３）を形成するステップ（図２）と、 （Ｄ）前記領域（３、５）の上の前記ドーパント注入層
    （１３）に、第１の導電型の第１ドーパントをブランケ
    ット注入するステップ（図２）と、 （Ｅ）第２導電型の領域（３）をマスク層（１５）でマ
    スクするステップ（図３）と、 （Ｆ）前記ドーパント注入層（１３）のマスクされない
    領域に、第２導電型の第２ドーパントをブランケット注
    入するステップ（図３）と、 （Ｇ）ソース／ドレイン領域（１７）を形成するため
    に、前記ドーパント注入層（１３）から前記ドーパント
    を拡散させるために、前記ステップにより得られた構造
    体を加熱するステップとからなることを特徴とするｎチ
    ャネルとｐチャネルの両方のトランジスタを有する集積
    回路の形成方法。
  2. 【請求項２】 前記第１ドーパントは、ボロンであるこ
    とを特徴とする請求項１の方法。
  3. 【請求項３】 前記第２ドーパントは、リンであること
    を特徴とする請求項２の方法。
  4. 【請求項４】 前記第２ドーパントは、前記第１ドーパ
    ントの約２倍のドーズ量でもって注入することを特徴と
    する請求項３の方法。
  5. 【請求項５】 前記ドーパント注入層（１３）は、ケイ
    化物層であることを特徴とする請求項１の方法。
  6. 【請求項６】 前記ケイ化物は、タングステンケイ化物
    であることを特徴とする請求項５の方法。
JP6319367A 1993-12-01 1994-11-30 ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法 Pending JPH07202016A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/160,701 US5395787A (en) 1993-12-01 1993-12-01 Method of manufacturing shallow junction field effect transistor
US160701 1993-12-01

Publications (1)

Publication Number Publication Date
JPH07202016A true JPH07202016A (ja) 1995-08-04

Family

ID=22578060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6319367A Pending JPH07202016A (ja) 1993-12-01 1994-11-30 ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法

Country Status (5)

Country Link
US (1) US5395787A (ja)
EP (1) EP0656653A1 (ja)
JP (1) JPH07202016A (ja)
KR (1) KR950021769A (ja)
TW (1) TW251381B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110005A (ja) * 1991-10-16 1993-04-30 N M B Semiconductor:Kk Ｍｏｓ型トランジスタ半導体装置およびその製造方法
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
US5571733A (en) 1995-05-12 1996-11-05 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
US6004854A (en) * 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5874351A (en) * 1996-06-13 1999-02-23 Micron Tecnology, Inc. Sputtered metal silicide film stress control by grain boundary stuffing
US6080645A (en) 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
JPH10199991A (ja) * 1996-12-09 1998-07-31 Texas Instr Inc <Ti> 基板にコンタクトを形成する方法及びそのコンタクト
TW316330B (en) * 1996-12-28 1997-09-21 Tian-Sheng Jaw Manufacturing method of complement metal oxide semiconductor (CMOS) transistor shallow junction
US6262458B1 (en) * 1997-02-19 2001-07-17 Micron Technology, Inc. Low resistivity titanium silicide structures
US5926730A (en) * 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
US6015997A (en) * 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US6211026B1 (en) 1998-12-01 2001-04-03 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US6660600B2 (en) 2001-01-26 2003-12-09 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors
US7033916B1 (en) * 2004-02-02 2006-04-25 Advanced Micro Devices, Inc. Shallow junction semiconductor and method for the fabrication thereof
BR112016026642B1 (pt) 2014-05-16 2021-08-31 Kraton Polymers U.S. Llc Processo para preparar um polímero acoplado por polimerização aniônica, polímero de dieno conjugado, concentrado de polímero de dieno conjugado, emulsão aquosa, e, artigo

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6151959A (ja) * 1984-08-22 1986-03-14 Toshiba Corp 半導体装置の製造方法
US4844776A (en) * 1987-12-04 1989-07-04 American Telephone And Telegraph Company, At&T Bell Laboratories Method for making folded extended window field effect transistor
US4922311A (en) * 1987-12-04 1990-05-01 American Telephone And Telegraph Company Folded extended window field effect transistor
CA1311862C (en) * 1988-06-20 1992-12-22 Steven James Hillenius Devices having shallow junctions
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
JPH0438834A (ja) * 1990-06-04 1992-02-10 Fujitsu Ltd Ｍｏｓトランジスタの製造方法
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5268317A (en) * 1991-11-12 1993-12-07 Siemens Aktiengesellschaft Method of forming shallow junctions in field effect transistors
US5281552A (en) * 1993-02-23 1994-01-25 At&T Bell Laboratories MOS fabrication process, including deposition of a boron-doped diffusion source layer

Also Published As

Publication number Publication date
US5395787A (en) 1995-03-07
TW251381B (ja) 1995-07-11
KR950021769A (ko) 1995-07-26
EP0656653A1 (en) 1995-06-07

Similar Documents

Publication Publication Date Title
JPH07202016A (ja) ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
KR930004117B1 (ko) 반도체장치의 제조방법
JPH05243373A (ja) 集積回路チップの製造方法
US5742088A (en) Process having high tolerance to buried contact mask misalignment by using a PSG spacer
EP0062417B1 (en) Semiconductor device including a transistor and a capacitor and method for manufacturing it
US5652458A (en) Structure of a high voltage transistor in a semiconductor device and method of manufacturing the same
US5420058A (en) Method of making field effect transistor with a sealed diffusion junction
US5786257A (en) Method of fabricating a LDD transistor
US5547903A (en) Method of elimination of junction punchthrough leakage via buried sidewall isolation
JPH0864689A (ja) 半導体集積回路装置
US6800528B2 (en) Method of fabricating LDMOS semiconductor devices
KR930005508B1 (ko) 반도체장치 및 그 제조방법
JPH06216325A (ja) 高密度ｍｏｓ／ｃｍｏｓプロセス中のダイレクト接点形成方法
JPH03163833A (ja) 半導体装置およびその製造方法
JPH05102403A (ja) 半導体装置の製造方法
US5681765A (en) Process for fabricating single polysilicon high performance BICMOS
JP4062799B2 (ja) 半導体装置およびその製造方法
JP2817226B2 (ja) 半導体装置の製造方法
JP2808620B2 (ja) 半導体装置の製造方法
KR0156120B1 (ko) 박막트랜지스터 제조방법
US6936517B2 (en) Method for fabricating transistor of semiconductor device
JP3212882B2 (ja) 半導体装置の製造方法
JPH06151579A (ja) 半導体装置及びその製造方法
JP3077146B2 (ja) 半導体装置の製造方法