JPH0328061B2 - - Google Patents
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- JPH0328061B2 JPH0328061B2 JP60012164A JP1216485A JPH0328061B2 JP H0328061 B2 JPH0328061 B2 JP H0328061B2 JP 60012164 A JP60012164 A JP 60012164A JP 1216485 A JP1216485 A JP 1216485A JP H0328061 B2 JPH0328061 B2 JP H0328061B2
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- electrode
- source
- drain
- metal film
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はGHz帯の高周波装置に使用される
MESFETの製造方法に関わり、特にソース或い
はドレインの引き出し電極を形成する金属層によ
つて電極間の短絡が発生することの無い
MESFETの製造方法に関わる。なお、本明細書
に於いて使用されるMESFETなる言葉は、
Metal/Semiconducter電界効果トランジスタの
略称であつて、シヨツトキバリヤゲート型電界効
果トランジスタと同義である。[Detailed Description of the Invention] [Industrial Application Field] The present invention is used for high frequency equipment in the GHz band.
It is related to the manufacturing method of MESFET, and in particular, it is necessary to prevent short circuits between electrodes due to the metal layer forming the source or drain extraction electrodes.
Involved in the manufacturing method of MESFET. The word MESFET used in this specification is
It is an abbreviation for Metal/Semiconductor field effect transistor and has the same meaning as shotgun barrier gate field effect transistor.
MESFETの代表的な素子であるGaAsFETは、
第3図にその断面構造が示されるように、半絶縁
性のGaAs基板30上にn型の能動層31をエピ
タキシヤル成長させ、その表面を選択的にエツチ
ングして浅い溝32を掘り、その底部をチヤネル
領域としてゲート電極33を形成し、溝の両側の
台地部分にソース電極34、ドレイン電極35を
形成した構造とする。半絶縁性GaAs基板とn型
の能動層の間にバツフア層が形成される場合もあ
るが、第3図では省略されている。 GaAsFET, a typical element of MESFET,
As shown in FIG. 3, an n-type active layer 31 is epitaxially grown on a semi-insulating GaAs substrate 30, and a shallow groove 32 is dug by selectively etching its surface. A gate electrode 33 is formed on the bottom as a channel region, and a source electrode 34 and a drain electrode 35 are formed on plateaus on both sides of the trench. Although a buffer layer may be formed between the semi-insulating GaAs substrate and the n-type active layer, it is omitted in FIG.
実際の素子では第4図に示すように、ゲート電
極43は櫛の歯軸のパターンを持ち、歯の部分を
挟んでソース電極とドレイン電極が交互に配置さ
れるので、複数のソース電極同士、ドレイン電極
同士は引き出し電極44,45で接続されること
になる。 In an actual device, as shown in FIG. 4, the gate electrode 43 has a comb tooth axis pattern, and source electrodes and drain electrodes are alternately arranged with the tooth portions in between. The drain electrodes are connected to each other by lead electrodes 44 and 45.
ゲート電極は通常Alで形成され、ソース/ド
レイン電極はAu−Ge合金とAuを積層したもの
で形成される。 The gate electrode is usually made of Al, and the source/drain electrodes are made of a stack of Au-Ge alloy and Au.
引き出し電極は次のような工程で形成される
(以下、第2図参照)。
The extraction electrode is formed in the following steps (see FIG. 2 below).
a図に断面形状を示すように、半絶縁性の
GaAs基板20上にn型の能動層21をエピタキ
シヤル成長させ、ゲート電極23、ソース電極2
4、ドレイン電極25を形成した後、プラズマ
CVD方によりSINx26を被着し、ソース電極及
びドレイン電極上に窓を開ける。 As the cross-sectional shape is shown in figure a, the semi-insulating
An n-type active layer 21 is epitaxially grown on a GaAs substrate 20, and a gate electrode 23, a source electrode 2
4. After forming the drain electrode 25, plasma
Deposit SIN x 26 by CVD method and open windows on the source and drain electrodes.
次いで、b図に示すように金属皮膜27を蒸着
形成する。この金属皮膜は実際には下から3000Å
のTi、1500ÅのPt、500ÅのAuを積層した3層
構造の皮膜である。 Next, as shown in Figure b, a metal film 27 is formed by vapor deposition. This metal film is actually 3000Å from the bottom.
The film has a three-layer structure consisting of 1500Å of Ti, 1500Å of Pt, and 500Å of Au.
これをパターニングしてc図の如くソース引き
出し電極44、ドレイン引き出し電極45が形成
される。 By patterning this, a source lead-out electrode 44 and a drain lead-out electrode 45 are formed as shown in FIG.
上記工程で引き出し電極を形成すると、第2図
cに29として示される如く金属皮膜に残留部が
発生する。これは、高さが例えば7000Åのゲート
電極が深さ2000Åの溝の中に形成されており、ソ
ース、ドレイン電極がその両側の台地部分に形成
され、ゲート電極との間隔が1μm程度であるこ
とから、SiNx層に深い窪みが発生し、パターニ
ングの際に金属皮膜を完全にエツチングし切れな
いことから発生するものである。
When an extraction electrode is formed in the above process, a residual portion is generated in the metal film as shown as 29 in FIG. 2c. This means that a gate electrode with a height of, for example, 7,000 Å is formed in a trench with a depth of 2,000 Å, and source and drain electrodes are formed on the plateau on both sides, with a distance of about 1 μm from the gate electrode. As a result, deep depressions occur in the SiN x layer, which occurs because the metal film cannot be completely etched during patterning.
この金属皮膜の残留部がゲート電極に沿つて発
生すると、第4図に示される如くゲート電極とソ
ース引き出し電極が交叉する箇所は通常存在する
から、その部分で両者は短絡されることになる。 If this remaining portion of the metal film is generated along the gate electrode, there is usually a point where the gate electrode and the source lead-out electrode intersect, as shown in FIG. 4, so that the two will be short-circuited at that point.
本発明はこのような短絡が発生することのない
引き出し電極形成法を提供するものである。 The present invention provides a method for forming an extraction electrode in which such a short circuit does not occur.
本発明に於いては、前記金属皮膜蒸着工程の前
に、深い窪みの部分を含む領域をフオトレジスト
層で被覆して窪みを埋め、しかる後金属皮膜を蒸
着等の手段により被着して不要のフオトレジスト
を除去することにより、前記残留部の発生を解消
している。
In the present invention, before the metal film deposition step, the region including the deep depressions is covered with a photoresist layer to fill the depressions, and then the metal film is deposited by means such as vapor deposition to eliminate unnecessary By removing the photoresist, the occurrence of the residual portion is eliminated.
上記の如くフオトレジストによつて窪みを埋め
て金属皮膜を蒸着しているので、エツチングし切
れない部分は存在せず、完全なパターニングが行
われる。また、金属皮膜は蒸着によつて形成され
るので、基板表面の温度上昇は僅かであり、フオ
トレジストが分解することによる不都合は生じな
い。
As described above, since the depressions are filled with photoresist and the metal film is deposited, there are no parts that cannot be etched completely, and complete patterning is achieved. Further, since the metal film is formed by vapor deposition, the temperature rise on the substrate surface is slight, and no inconvenience due to decomposition of the photoresist occurs.
フオトレジストの他に、例えばポリイミドのよ
うな樹脂を使用することが可能であるが、この場
合にはポリイミドをパターニングすることによつ
て同様の作用を生ぜしめることが可能である。 In addition to photoresist, it is possible to use a resin such as polyimide, in which case it is possible to produce a similar effect by patterning the polyimide.
第1図は本発明の工程の実施例を示す断面図で
ある(以下、第1図参照)。
FIG. 1 is a sectional view showing an embodiment of the process of the present invention (see FIG. 1 below).
a図は通常の工程で基板11上にゲート電極1
3、ソース/ドレイン電極14,15、SiNx層
16が形成され、フオトレジスト16をマスクと
してSiNx層に窓が開けられた状態を示している。 Figure a shows a gate electrode 1 formed on a substrate 11 in a normal process.
3. The source/drain electrodes 14 and 15 and the SiN x layer 16 are formed, and a window is opened in the SiN x layer using the photoresist 16 as a mask.
本実施例に於いては、b図の如く前記フオトレ
ジスト層をその侭残して、金属皮膜17が蒸着さ
れる。次いで金属皮膜がパターニングされ、引き
出し電極44,45が形成される。フオトレジス
ト層はそのレジスト剥離液で除去され、c図の如
く金属皮膜残留部の無いMESFETが形成される。 In this embodiment, a metal film 17 is deposited, leaving the photoresist layer as shown in Figure b. Next, the metal film is patterned to form extraction electrodes 44 and 45. The photoresist layer is removed with a resist stripping solution, and a MESFET with no remaining metal film is formed as shown in Figure c.
上記実施例では窓開け用のフオトレジストをそ
の侭利用したが、フオトレジストは一旦除去した
後、ゲート電極周辺の窪みの部分を中心に再度塗
布しても良い。 In the above embodiment, the photoresist for opening the window was used, but the photoresist may be removed once and then reapplied mainly to the recessed area around the gate electrode.
既述した如く、フオトレジストの他にポリイミ
ドのような樹脂を使用することが可能であり、該
樹脂を使用する場合の実施態様もフオトレジスト
を使用する場合とほゞ同様である。 As mentioned above, it is possible to use a resin such as polyimide in addition to the photoresist, and the embodiments when using the resin are almost the same as those when using the photoresist.
本発明の工程によれば、ソース/ドレイン電極
の引き出し電極を形成する際に、ゲート電極近傍
に金属皮膜が残留することが無く、ソース/ドレ
インとゲートの短絡が発生することが無い。
According to the process of the present invention, when forming the extraction electrode of the source/drain electrode, no metal film remains in the vicinity of the gate electrode, and no short circuit between the source/drain and the gate occurs.
第1図は本発明の実施例の工程を示す断面図、
第2図は従来技術工程を示す断面図、第3図、第
4図はMESFETの電極構造を示す断面図及び平
面図である。
図に於いて、10,20,30は半絶縁性
GaAs基板、11,21,31はn型の能動層、
13,23,33,43はゲート電極、14,2
4,34はソース電極、15,25,35はドレ
イン電極、16,26はSiNx層、17,27は
金属皮膜、18はフオトレジスト、29は金属皮
膜の残留部、32は浅い溝、44はソース引き出
し電極、45はドレイン引き出し電極、46はゲ
ート用ボンデイングパツドである。
FIG. 1 is a sectional view showing the steps of an embodiment of the present invention;
FIG. 2 is a sectional view showing a conventional process, and FIGS. 3 and 4 are a sectional view and a plan view showing the electrode structure of a MESFET. In the figure, 10, 20, and 30 are semi-insulating
GaAs substrate, 11, 21, 31 are n-type active layers,
13, 23, 33, 43 are gate electrodes, 14, 2
4, 34 are source electrodes, 15, 25, 35 are drain electrodes, 16, 26 are SiN x layers, 17, 27 are metal coatings, 18 is photoresist, 29 is a remaining portion of the metal coating, 32 is a shallow groove, 44 45 is a source lead electrode, 45 is a drain lead electrode, and 46 is a gate bonding pad.
Claims (1)
ト電極を形成し、該ゲート電極を挟んでソース電
極及びドレイン電極を形成する工程と、 該ゲート電極及びソース電極、ドレイン電極を
絶縁材料層で被覆する工程と、 該絶縁材料層表面に生じた凹所を埋めるように
該樹脂層上に樹脂層を被着する工程と、 該絶縁材料層と該樹脂層とを選択的に窓開けし
て該ソース電極及びドレイン電極表面を露出させ
る行程と、 該樹脂層もしくは該絶縁材料層に被覆された前
記半導体基板に金属皮膜を蒸着する工程と、 該金属皮膜をパターニングして、ソース及びド
レイン引き出し電極を形成する工程を実施した
後、 前記樹脂層を除去する工程とを包含することを
特徴とするMESFETの製造方法。[Claims] 1. A step of forming a groove on the surface of a semiconductor substrate, forming a gate electrode in the groove, and forming a source electrode and a drain electrode with the gate electrode sandwiched therebetween; the gate electrode and the source electrode; a step of covering the drain electrode with an insulating material layer; a step of depositing a resin layer on the resin layer so as to fill the recesses formed on the surface of the insulating material layer; and a step of covering the insulating material layer and the resin layer. selectively opening a window to expose the surfaces of the source and drain electrodes; depositing a metal film on the semiconductor substrate covered with the resin layer or the insulating material layer; and patterning the metal film. A method for manufacturing a MESFET, comprising the steps of: forming source and drain extraction electrodes, and then removing the resin layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012164A JPS61171172A (en) | 1985-01-25 | 1985-01-25 | Manufacture of mesfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012164A JPS61171172A (en) | 1985-01-25 | 1985-01-25 | Manufacture of mesfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171172A JPS61171172A (en) | 1986-08-01 |
| JPH0328061B2 true JPH0328061B2 (en) | 1991-04-17 |
Family
ID=11797799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012164A Granted JPS61171172A (en) | 1985-01-25 | 1985-01-25 | Manufacture of mesfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171172A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526521U (en) * | 1991-09-26 | 1993-04-06 | 日産デイーゼル工業株式会社 | Damping force control device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598378A (en) * | 1982-07-06 | 1984-01-17 | Nec Corp | Gaas fet |
-
1985
- 1985-01-25 JP JP60012164A patent/JPS61171172A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171172A (en) | 1986-08-01 |
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Legal Events
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|---|---|---|---|
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