JPH0328061B2 - - Google Patents
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- Publication number
- JPH0328061B2 JPH0328061B2 JP60012164A JP1216485A JPH0328061B2 JP H0328061 B2 JPH0328061 B2 JP H0328061B2 JP 60012164 A JP60012164 A JP 60012164A JP 1216485 A JP1216485 A JP 1216485A JP H0328061 B2 JPH0328061 B2 JP H0328061B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- drain
- metal film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧHz帯の高周波装置に使用される
MESFETの製造方法に関わり、特にソース或い
はドレインの引き出し電極を形成する金属層によ
つて電極間の短絡が発生することの無い
MESFETの製造方法に関わる。なお、本明細書
に於いて使用されるMESFETなる言葉は、
Metal／Semiconducter電界効果トランジスタの
略称であつて、シヨツトキバリヤゲート型電界効
果トランジスタと同義である。
MESFETの製造方法に関わり、特にソース或い
はドレインの引き出し電極を形成する金属層によ
つて電極間の短絡が発生することの無い
MESFETの製造方法に関わる。なお、本明細書
に於いて使用されるMESFETなる言葉は、
Metal／Semiconducter電界効果トランジスタの
略称であつて、シヨツトキバリヤゲート型電界効
果トランジスタと同義である。
MESFETの代表的な素子であるGaAsFETは、
第３図にその断面構造が示されるように、半絶縁
性のGaAs基板３０上にｎ型の能動層３１をエピ
タキシヤル成長させ、その表面を選択的にエツチ
ングして浅い溝３２を掘り、その底部をチヤネル
領域としてゲート電極３３を形成し、溝の両側の
台地部分にソース電極３４、ドレイン電極３５を
形成した構造とする。半絶縁性GaAs基板とｎ型
の能動層の間にバツフア層が形成される場合もあ
るが、第３図では省略されている。
第３図にその断面構造が示されるように、半絶縁
性のGaAs基板３０上にｎ型の能動層３１をエピ
タキシヤル成長させ、その表面を選択的にエツチ
ングして浅い溝３２を掘り、その底部をチヤネル
領域としてゲート電極３３を形成し、溝の両側の
台地部分にソース電極３４、ドレイン電極３５を
形成した構造とする。半絶縁性GaAs基板とｎ型
の能動層の間にバツフア層が形成される場合もあ
るが、第３図では省略されている。
実際の素子では第４図に示すように、ゲート電
極４３は櫛の歯軸のパターンを持ち、歯の部分を
挟んでソース電極とドレイン電極が交互に配置さ
れるので、複数のソース電極同士、ドレイン電極
同士は引き出し電極４４，４５で接続されること
になる。
極４３は櫛の歯軸のパターンを持ち、歯の部分を
挟んでソース電極とドレイン電極が交互に配置さ
れるので、複数のソース電極同士、ドレイン電極
同士は引き出し電極４４，４５で接続されること
になる。
ゲート電極は通常Alで形成され、ソース／ド
レイン電極はAu−Ge合金とAuを積層したもの
で形成される。
レイン電極はAu−Ge合金とAuを積層したもの
で形成される。
引き出し電極は次のような工程で形成される
（以下、第２図参照）。
（以下、第２図参照）。
ａ図に断面形状を示すように、半絶縁性の
GaAs基板２０上にｎ型の能動層２１をエピタキ
シヤル成長させ、ゲート電極２３、ソース電極２
４、ドレイン電極２５を形成した後、プラズマ
CVD方によりSINx２６を被着し、ソース電極及
びドレイン電極上に窓を開ける。
GaAs基板２０上にｎ型の能動層２１をエピタキ
シヤル成長させ、ゲート電極２３、ソース電極２
４、ドレイン電極２５を形成した後、プラズマ
CVD方によりSINx２６を被着し、ソース電極及
びドレイン電極上に窓を開ける。
次いで、ｂ図に示すように金属皮膜２７を蒸着
形成する。この金属皮膜は実際には下から3000Å
のTi、1500ÅのPt、500ÅのAuを積層した３層
構造の皮膜である。
形成する。この金属皮膜は実際には下から3000Å
のTi、1500ÅのPt、500ÅのAuを積層した３層
構造の皮膜である。
これをパターニングしてｃ図の如くソース引き
出し電極４４、ドレイン引き出し電極４５が形成
される。
出し電極４４、ドレイン引き出し電極４５が形成
される。
上記工程で引き出し電極を形成すると、第２図
ｃに２９として示される如く金属皮膜に残留部が
発生する。これは、高さが例えば7000Åのゲート
電極が深さ2000Åの溝の中に形成されており、ソ
ース、ドレイン電極がその両側の台地部分に形成
され、ゲート電極との間隔が1μｍ程度であるこ
とから、SiNx層に深い窪みが発生し、パターニ
ングの際に金属皮膜を完全にエツチングし切れな
いことから発生するものである。
ｃに２９として示される如く金属皮膜に残留部が
発生する。これは、高さが例えば7000Åのゲート
電極が深さ2000Åの溝の中に形成されており、ソ
ース、ドレイン電極がその両側の台地部分に形成
され、ゲート電極との間隔が1μｍ程度であるこ
とから、SiNx層に深い窪みが発生し、パターニ
ングの際に金属皮膜を完全にエツチングし切れな
いことから発生するものである。
この金属皮膜の残留部がゲート電極に沿つて発
生すると、第４図に示される如くゲート電極とソ
ース引き出し電極が交叉する箇所は通常存在する
から、その部分で両者は短絡されることになる。
生すると、第４図に示される如くゲート電極とソ
ース引き出し電極が交叉する箇所は通常存在する
から、その部分で両者は短絡されることになる。
本発明はこのような短絡が発生することのない
引き出し電極形成法を提供するものである。
引き出し電極形成法を提供するものである。
本発明に於いては、前記金属皮膜蒸着工程の前
に、深い窪みの部分を含む領域をフオトレジスト
層で被覆して窪みを埋め、しかる後金属皮膜を蒸
着等の手段により被着して不要のフオトレジスト
を除去することにより、前記残留部の発生を解消
している。
に、深い窪みの部分を含む領域をフオトレジスト
層で被覆して窪みを埋め、しかる後金属皮膜を蒸
着等の手段により被着して不要のフオトレジスト
を除去することにより、前記残留部の発生を解消
している。
上記の如くフオトレジストによつて窪みを埋め
て金属皮膜を蒸着しているので、エツチングし切
れない部分は存在せず、完全なパターニングが行
われる。また、金属皮膜は蒸着によつて形成され
るので、基板表面の温度上昇は僅かであり、フオ
トレジストが分解することによる不都合は生じな
い。
て金属皮膜を蒸着しているので、エツチングし切
れない部分は存在せず、完全なパターニングが行
われる。また、金属皮膜は蒸着によつて形成され
るので、基板表面の温度上昇は僅かであり、フオ
トレジストが分解することによる不都合は生じな
い。
フオトレジストの他に、例えばポリイミドのよ
うな樹脂を使用することが可能であるが、この場
合にはポリイミドをパターニングすることによつ
て同様の作用を生ぜしめることが可能である。
うな樹脂を使用することが可能であるが、この場
合にはポリイミドをパターニングすることによつ
て同様の作用を生ぜしめることが可能である。
第１図は本発明の工程の実施例を示す断面図で
ある（以下、第１図参照）。
ある（以下、第１図参照）。
ａ図は通常の工程で基板１１上にゲート電極１
３、ソース／ドレイン電極１４，１５、SiNx層
１６が形成され、フオトレジスト１６をマスクと
してSiNx層に窓が開けられた状態を示している。
３、ソース／ドレイン電極１４，１５、SiNx層
１６が形成され、フオトレジスト１６をマスクと
してSiNx層に窓が開けられた状態を示している。
本実施例に於いては、ｂ図の如く前記フオトレ
ジスト層をその侭残して、金属皮膜１７が蒸着さ
れる。次いで金属皮膜がパターニングされ、引き
出し電極４４，４５が形成される。フオトレジス
ト層はそのレジスト剥離液で除去され、ｃ図の如
く金属皮膜残留部の無いMESFETが形成される。
ジスト層をその侭残して、金属皮膜１７が蒸着さ
れる。次いで金属皮膜がパターニングされ、引き
出し電極４４，４５が形成される。フオトレジス
ト層はそのレジスト剥離液で除去され、ｃ図の如
く金属皮膜残留部の無いMESFETが形成される。
上記実施例では窓開け用のフオトレジストをそ
の侭利用したが、フオトレジストは一旦除去した
後、ゲート電極周辺の窪みの部分を中心に再度塗
布しても良い。
の侭利用したが、フオトレジストは一旦除去した
後、ゲート電極周辺の窪みの部分を中心に再度塗
布しても良い。
既述した如く、フオトレジストの他にポリイミ
ドのような樹脂を使用することが可能であり、該
樹脂を使用する場合の実施態様もフオトレジスト
を使用する場合とほゞ同様である。
ドのような樹脂を使用することが可能であり、該
樹脂を使用する場合の実施態様もフオトレジスト
を使用する場合とほゞ同様である。
本発明の工程によれば、ソース／ドレイン電極
の引き出し電極を形成する際に、ゲート電極近傍
に金属皮膜が残留することが無く、ソース／ドレ
インとゲートの短絡が発生することが無い。
の引き出し電極を形成する際に、ゲート電極近傍
に金属皮膜が残留することが無く、ソース／ドレ
インとゲートの短絡が発生することが無い。
第１図は本発明の実施例の工程を示す断面図、
第２図は従来技術工程を示す断面図、第３図、第
４図はMESFETの電極構造を示す断面図及び平
面図である。 図に於いて、１０，２０，３０は半絶縁性
GaAs基板、１１，２１，３１はｎ型の能動層、
１３，２３，３３，４３はゲート電極、１４，２
４，３４はソース電極、１５，２５，３５はドレ
イン電極、１６，２６はSiNx層、１７，２７は
金属皮膜、１８はフオトレジスト、２９は金属皮
膜の残留部、３２は浅い溝、４４はソース引き出
し電極、４５はドレイン引き出し電極、４６はゲ
ート用ボンデイングパツドである。
第２図は従来技術工程を示す断面図、第３図、第
４図はMESFETの電極構造を示す断面図及び平
面図である。 図に於いて、１０，２０，３０は半絶縁性
GaAs基板、１１，２１，３１はｎ型の能動層、
１３，２３，３３，４３はゲート電極、１４，２
４，３４はソース電極、１５，２５，３５はドレ
イン電極、１６，２６はSiNx層、１７，２７は
金属皮膜、１８はフオトレジスト、２９は金属皮
膜の残留部、３２は浅い溝、４４はソース引き出
し電極、４５はドレイン引き出し電極、４６はゲ
ート用ボンデイングパツドである。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に溝を形成し、該溝内にゲー
ト電極を形成し、該ゲート電極を挟んでソース電
極及びドレイン電極を形成する工程と、 該ゲート電極及びソース電極、ドレイン電極を
絶縁材料層で被覆する工程と、 該絶縁材料層表面に生じた凹所を埋めるように
該樹脂層上に樹脂層を被着する工程と、 該絶縁材料層と該樹脂層とを選択的に窓開けし
て該ソース電極及びドレイン電極表面を露出させ
る行程と、 該樹脂層もしくは該絶縁材料層に被覆された前
記半導体基板に金属皮膜を蒸着する工程と、 該金属皮膜をパターニングして、ソース及びド
レイン引き出し電極を形成する工程を実施した
後、 前記樹脂層を除去する工程とを包含することを
特徴とするMESFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012164A JPS61171172A (ja) | 1985-01-25 | 1985-01-25 | Ｍｅｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012164A JPS61171172A (ja) | 1985-01-25 | 1985-01-25 | Ｍｅｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171172A JPS61171172A (ja) | 1986-08-01 |
| JPH0328061B2 true JPH0328061B2 (ja) | 1991-04-17 |
Family
ID=11797799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012164A Granted JPS61171172A (ja) | 1985-01-25 | 1985-01-25 | Ｍｅｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171172A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0526521U (ja) * | 1991-09-26 | 1993-04-06 | 日産デイーゼル工業株式会社 | 減衰力制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598378A (ja) * | 1982-07-06 | 1984-01-17 | Nec Corp | ＧａＡｓＦＥＴ |
-
1985
- 1985-01-25 JP JP60012164A patent/JPS61171172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171172A (ja) | 1986-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |