JPH03280624A - 可変長データの復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｄ　ＣＴ　（Ｄｉｓｃｒｅｔｅ　ｃｏｓｉ
ｎｅ　ｔｒａｎｓｆｏｒｍ）等の可変長符号化で生成さ
れたデータを一定ビット数のデータの系列に変換するた
めの符号化装置及び復号装置に関する。

〔発明の概要〕

この発明は、最大ｍビットの可変長データが供給される
第１のレジスタ手段と、 第１のレジスタ手段の出力を制御信号に応じた量だけビ
ットシフトするシフタ手段と、シフタ手段の出力データ
の中の有意データと出力データのサンプルよりも前のサ
ンプルデータとを合成する手段と、 合成手段の出力が所定のｎビット以上になった時点で合
成手段の出力の中の上位ｎビットを出力する出力手段と
、 合成手段の出力のビット数のモジュロｎに基づいて、制
御信号を発生する制御信号発生手段とからなり、 可変長データをｎビット毎に変換するようにしたこ可変
長データの符号化装置である。

また、この発明は、可変長データが所定のｎビット単位
に再配列されて伝送されるデータを受信し、各可変長デ
ータに対応した原データを復号するようにした可変長デ
ータの復号装置において、受信されたｎビット単位の受
信データを制御信号に応じた量だけシフトするシフタ手
段と、シフタ手段の出力データサンプルよりも前のサン
プルを合成する合成手段と、 合成手段の出力データのビット長が可変長データの最大
ビット長ｍ以上になった時、出力データの中のｍビット
分のデータが供給され、ｍビットデータに含まれる可変
長データに対応する原データを出力すると共に、可変長
データのビット数に関する情報を出力するデコード手段
と、このビット数に関連する情報に基づいて制御信号を
発生する制御信号発生手段と からなる可変長データの復号装置である。

この発明は、パラレルデータの形態で処理を行うので、
処理のクロックとして、サンプリング周波数のものを使
用でき、高速の回路を必要としない利点がある。

〔従来の技術〕

ディジタル画像信号のデータ量を圧縮する高能率符号化
の一つとして、２次元ＤＣＴが知られている。２次元Ｄ
ＣＴは、ディジタル画像信号の例えば（８Ｘ８）の大き
さのブロックを所定の式に従って係数データに変換する
ことで、信号の冗長成分を取り除くものである。この係
数データは、水平方向及び垂直方向の２次元的に分布す
るもので、両方向共に、低域成分が大きな値を有し、高
域成分の値が極めて小さい。この係数データをランレン
グス・ハフマン符号化のような可変長符号化することに
より、伝送データ量をより少ないものに圧縮できる。

ハフマン符号化で得られた出力データのように、サンプ
ル毎にビット数が違う可変長データは、エラー訂正の符
号化等の処理を行う点で不向きであり、一定のビット数
ｎ（例えばｎ＝８）のデータに変換することが必要であ
る。従来では、可変長データを一旦シリアル系列に変換
し、このシリアル系列の可変長データを見ることで、各
符号の区切りを検出していた。

〔発明が解決しようとする課題］ 従来のビットシリアルの形態で処理を行う方式では、ｎ
ビットの場合では、出力データのサンプリング周波数の
ｎ倍のクロックが必要であり、このｎ倍のクロックで動
作する高速回路が必要となる問題があった。

従って、この発明の目的は、高速な回路を必要とするこ
とがなく、ビット長が不揃いのデータを一定のビット長
に揃えたデータに変換することができる可変長データの
符号化回路を提供することにある。

この発明の他の目的は、高速な回路を必要とすることが
な（、一定のビット長に揃えられたデータ系列から各符
号の区切りを見つけて、夫々を元の符号長のデータに変
換することができる可変長データの復号回路を提供する
ことにある。

〔課題を解決するための手段〕

この発明は、最大ｍビットの可変長データが供給される
第１のレジスタ手段（１３）と、第１のレジスタ手段（
１３）の出力を制御信号に応じた量だけビットシフトす
るシフタ手段（１５）と、 シフタ手段（１５）の出力データの中の有意データと出
力データのサンプルよりも前のサンプルデータとを合成
する手段（２０，２１）と、合成手段（２０，２１）の
出力が所定のｎビット以上になった時点で合成手段（２
０，２１）の出力の中の上位ｎビットを出力する出力手
段（２２）と、 合成手段（２０，２１）の出力のビット数のモジュロｎ
に基づいて、制御信号を発生する制御信号発生手段（１
７）とからなり、 可変長データをｎビット毎に変換するようにしたことを
特徴とする可変長データの符号化装置である。

この発明による可変長データの符号化装置において、 合成手段（２０，２１）は、第２のレジスタ手段（２３
，２５）を含み、第２のレジスタ手段（２３，２５）に
蓄積された合成データがｎビット未満の場合は、この合
成データとシフタ（１５）の出力を更に合成して第２の
レジスタ手段（２３，２５）に蓄積するようになし、合
成データがｎビット以上の場合は、この合成データの中
のｎビットを超えるビットデータとシフタ（１５）の出
力とを合成して第２のレジスタ手段（２３，２５）に蓄
積するようにした可変長データの符号化装置である。

この発明は、可変長データが所定のｎビット単位に再配
列されて伝送されるデータを受信し、各可変長データに
対応した原データを復号するようにした可変長データの
復号装置において、受信されたｎビット単位の受信デー
タを制御信号に応じた量だけシフトするシフタ手段（４
４）と、 シフタ手段（４４）の出力データサンプルよりも前のサ
ンプルを合成する合成手段（４５，４６）と、 合成手段（４５，４６）の出力データのヒント長が可変
長データの最大ビア）長円以上になった時、出力データ
の中のｍビット分のデータが供給され、ｍビットデータ
に含まれる可変長データに対応する原データを出力する
と共に、可変長データのビット数に関する情報を出力す
るデコード手段（５０）と、 このビット数に関連する情報に基づいて制御信号を発生
する制御信号発生手段（５４，５Ｂ、６０．６２）と からなる可変長データの復号装置である。

この発明による可変長データの復号装置において、 制御信号発生手段は、合成手段（４５，４６）の出力デ
ータのビット数からビット数情報を減じた数に関連する
制御信号を発生するようになされた可変長データの復号
装置である。

この発明による可変長データの復号装置において、 サンプルデータは、合成手段（４５，４６）の出力デー
タの中でビット数情報に関連するビット数データを除去
したデータで構成された可変長データの復号装置である
。

この発明による可変長データの復号装置において、 除去後のデータがｍビットを超える時に、シフタ手段（
４４）の出力をゼロリセットする手段（６１）を含むこ
とを特徴とする可変長データの復号装置である。

［作用〕 この発明では、ＲＯＭ１２から、最大でｍビットの可変
長データが供給される時に、現在のサンプルとシフタ１
５で右にシフトした前のサンプルとをオーバーラツプが
無いように、ＯＲゲート２０．２１で合成する。この合
成出力のビット数がｍビット以上になった時には、その
内のｍビットがレジスタ２２にラッチされる。残りのビ
ットは、ＯＲゲート２０．２１にフィードバックされ、
次のサンプルと合成される。この動作が繰り返され、Ｒ
ＯＭ１２からの可変長コードが８ビツトパラレルのデー
タに変換される。

復号装置では、符号化と逆に８ビツトパラレルのデータ
からＲＯＭ５０により可変長コードの区切りを見つけ、
この可変長コードを元のビット数のコードに変換する。

復号されて不要のデータは、シフタ４４のシフト動作で
捨てられる。次の復号すべきデータを復号されないで残
っているデータと合成するために、シフタ４４のシフト
動作がなされる。これらのシフタ４４及び４７の出力が
ＯＲゲート４５及び４６で合成され、レジスタ４８及び
４９にラッチされる。レジスタ４８からＲＯＭ５０に対
してデータが供給され、元のビット数のコードが得られ
る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。

ａ、全体の構成 り、符号化装置の構成 Ｃ８符号化装置の動作 ｄ、復号装置の構成 ｅ、復号装置の動作 ｆ、変形例 ａ、全体の構成 第１図は、この一実施例の全体の構成を示し、１で示す
入力端子にディジタルビデオ信号が供給され、ブロック
化回路２において、データの順序が走査線の順序からブ
ロックの順序のデータ系列に変換される。ブロック化回
路２の出力信号がＤＣＴ変換器３により、符号化される
。例えばブロック化回路２は、１フレームの画面を（８
Ｘ８）のブロックに分割する。ＤＣＴ変換器３からは、
（８Ｘ８）の係数データが得られる。係数データは、一
つの直流成分のデータと６３個の交流成分のデータとか
らなり、交流成分のデータは、低い周波数成分から高次
の周波数成分迄分布している。

ＤＣＴ変換器３からの係数データが可変長符号化回路４
に供給される。可変長符号化回路４は、例えばランレン
グス・ハフマン符号のエンコーダである。可変長符号化
回路４の出力信号がビット配列変換回路５に供給され、
可変長データが一定ビット数（例えば８ビツト）の区切
りを有するデータ系列に並び変えられる。ビット配列変
換回路６の出力信号がフレーム化回路６に供給され、フ
レーム化回路６の出力端子７に出力データが得られる。

この出力データが通信路を介して伝送される。通信路の
一例は、回転ヘッドと磁気テープからなる記録装置であ
る。

第２図は、伝送データの一例を示すもので、伝送データ
は、バイト（８ビツト）シリアルの形態である。伝送デ
ータの１シンクブロツクの先頭に同期信号５ＹＮＣが位
置し、その後に１シンクブロツクのブロックアドレス等
の識別データＩＤが位置し、更にその後に所定量の係数
データが位置する。

受信側（再生側）では、第１図と逆に、フレーム分解が
なされ、データ系列の中の同期信号５ＹＮＣ或いは識別
信号ＩＤからデータ系列の最初のバイト（ワード）の位
置が検出され、この最初のワードからビット配列変換回
路により順に可変長コードに戻され、この可変長コード
が元の固定長のコードに復号される。

ｂ、符号化装置の構成 上述の可変長符号化回路４及びビット配列変換回路５の
部分のより詳細な構成を第３図に示す。

第３図において、１１で示す入力端子にＤＣＴ符号化で
得られた１サンプルが固定のビット数の入力データが供
給される。９ビット程度の係数データが再量子化回路に
より、１サンプルが例えば４ビツトのデータに変換され
る。この入力データがＲＯＭ１２に供給される。ＲＯＭ
１２は、入力データのビットパターンに応じて最大８ビ
ツト、最小Ｏビットの可変長の出力データを形成するた
めに設けられている。この一実施例は、可変長データを
８ビツトを１ワードとするデータ系列にフォーマット化
するものである。

ＲＯＭ１２の出力Ｑ１から可変長データが出力され、そ
の出力Ｑ２からこの可変長データの１サンプルの有効ビ
ット数を示す制御信号が発生する。

ＲＯＭ１２からの可変長データがレジスタ１３に取り込
まれ、制御信号がレジスタ１４に取り込まれる。レジス
タ１３に対してはシフタ１５が接続される。レジスタ１
４からの制御信号ｎｋ（ｋ：時系列の順序を示す番号）
が加算器１６に供給される。加算器１６の出力（ｎｋ＋
ｍｋ）がＲＯＭ１７に供給される。ＲＯＭ１７の出力Ｑ
１として、（ｎｋ＋ｍｋ）の（モジュロ（＋＋＋ｏｄ、
）　　８　）の値ｍｋ＋１が発生し、その出力Ｑ２とし
て、（ｎｋ＋ｍｋ）≧８の時にＬ”　（ローレベル）と
なる１ビツトの制御信号ＣＰが発生する。この制御信号
ＣＰは、可変長データにより１ワ一ド分が出来上がった
ことを示す。

ＲＯＭ１７の出力信号ｍｋ＋１がレジスタ１８に取り込
まれ、レジスタ１８からの制御信号ｍｋがシフタ１５及
び加算器１６に供給される。また、制御信号ＣＰがレジ
スタ１９に供給される。シフタ１５は、１６ビツトの幅
を有する回路で、制御信号ｍｋに応じたビット数、レジ
スタ１３の出力を右にシフトして出力する。シフタ１５
の出力中で、レジスタ１３からのデータ以外のビットと
しては、“０”が出力される。

レジスタ１３の出力が供給されるシフタ１５の夫々８ビ
ットパラレルのデータ５Ｏ−３７及ヒＴＯ〜Ｔ７がＯＲ
ゲート２０及び２１に供給される。

ＯＲゲート２０の出力がレジスタ２２及び２３に供給さ
れ、ＯＲゲート２１の出力がレジスタ２４及び２５に供
給される。レジスタ２３及び２４の出力がバス２６Ｕを
介して○Ｒゲー）２０に供給される。レジスタ２５の出
力及びゲート２７の出力がハス２６Ｖを介してＯＲゲー
ト２１に供給される。ゲート２７は、８ビツトが全て“
０″のデータを出力制御信号ＯＴ２に応じてバス２６Ｖ
に出力する。

前述のレジスタ１９にホールドされている制御信号ＣＰ
をインバータ２８で反転した信号が出力制御信号ＯＴＩ
としてレジスタ２３及び２５に供給される。レジスタ２
３及び２５は、出力制御信号ＯＴＩがＬ“で夫々の内容
をハス２６Ｕ及び２６Ｖに出力する。従って、出力制御
信号ＯＴＩは、ローアクティブの信号であり、図面中の
ように、−を０ＴＩＯ上に付すべきであるが、簡単のた
めに明細書中では、−を省略する。他のローアクティブ
の信号についても同様に表す。

レジスタ２４及びゲート２７に対しては、レジスタ１９
の出力が出力制御信号ＯＴ２として供給される。レジス
タ２４は、制御信号ＯＴ２が“Ｌ゛の時にその内容をバ
ス２６Ｕに出力し、ゲート２７は、制御信号ＯＴ２がＬ
′の時に“０”データをバス２６Ｖに出力する。制御信
号ＣＰは、レジスタ２２に対して、クロックイネーブル
信号として供給される。制御信号ＣＰが°Ｌ゛の時に、
レジスタ２２に対するクロックが有効とされ、レジスタ
２２にデータがラッチされる。

レジスタ２２の出力がＦＩＦＯメモリ２９に供給される
。ＦＩＦＯメモリ２９は、レジスタ２２から発生する８
ビツトデータとその出力端子３０に取り出されるデータ
間のデータレートの差を吸収し、一定のデータレートの
出力データを発生するために設けられている。Ｆ　Ｉ　
Ｆ−０メモリ２９の書き込みクロックＷＣＫは、ＡＮＤ
ゲート３１を介して供給される。ＡＮＤゲート３１には
、出力制御信号ＯＴＩと入力端子３２から供給され、遅
延回路３３を介されたクロックＣＫとが供給される。出
力データと対応したクロックが入力端子３４からＦＩＦ
Ｏメモリ２９の読み出しクロックとして供給される。

入力端子３５からはスタート信号ＳＴが供給される。こ
のスタート信号ＳＴが“Ｌ゛　となると、レジスタ１８
．１９．２４がクリアされ、また、ＦＩＦＯメモリ２９
がライトリセットされ、書き込みアドレスがＯ番地とさ
れる。

Ｃ１符号化装置の動作 第４図は、上述の第３図に示す構成の動作の一例を示す
タイミングチャートである。クロックＣＫ、スタート信
号ＳＴ、レジスタ１３の出力ＡＯ〜Ａ７　（即ち、ＲＯ
Ｍ１２で発生した可変長データ）、レジスタ１４の出力
（制御信号）ｎｋ、レジスタ１８の出力（制御信号）ｍ
ｋ、加算器１６の出力（ｎｋ十ｍｋ）、ＲＯＭＩ　７か
ら出力される制御信号ＣＰ、出力制御信号ＯＴｌ、出力
制御信号ＯＴ２、レジスタ２２の出力ＢＯ−ＢＴ、ＦＩ
ＦＯメモリ２９の書き込みクロックＷＣＫが第４図の上
から順に示されている。タイミング１０、ｔｌ、・・・
、ｔ９のクロックＣＫで規定される期間の夫々の処理を
ステップ０、ステップ１、・・、ステップ９として表す
。各ステップのレジスタ１３の出力、シフタ１５の出力
、レジスタ２２．２３．２４．２５及びゲート２７の出
力が第５図Ａから第５図Ｊに夫々示されている。ＣＯ〜
Ｃ７がレジスタ２３の８ビツトの出力を示し、ＤＯ〜Ｄ
７がレジスタ２５の８ビツトの出力を示し、ＥＯ−Ｅ７
がレジスタ２４の８ビツトの出力を示し、ＦＯ〜Ｆ７が
ゲート２７の８ビツトの出力を示す。また、第５図にお
いて、ＯＲゲート２０及び２１は、簡単のためにＯで表
されている。更に、第５図中の＊は、不定のデータを表
す。

タイミンクｔｏのステップＯでスタート信号ＳＴがロー
レベルになり、スタート信号ＳＴにより、レジスタ１８
．１９．２４がクリアされる。このことは、制御信号ｍ
ｏかゼロデータとなり、シフタ１５のシフト量が０とさ
れ、出力制御信号ＯＴ１が“Ｈ”　　（ハイレベル）で
ＯＴ２が“Ｌ゛とされることを意味する。従って、バス
２６Ｕには、レジスタ２４のゼロデータの出力（ＥＯ−
Ｅ７）が出力され、ハス２６Ｖには、ゲート２１を介さ
れたゼロデータ（ＦＯ−Ｆ７）が出力される。その結果
、これらのハス２６Ｕ及び２６Ｖの値が共にゼロとなる
。また、ＦＩＦＯメモリ２９にそのライトリセットＷＲ
としてスタート信号ＳＴが供給されるので、ＦＩＦＯメ
モリ２９の書き込みアドレスがＯ番地にセットされる。

レジスタ１３の出力ＡＯ−Ａ７は、第５図Ａに示すよう
に、可変長データの最初の３ビツトのサンプルａＯ−ａ
２が取り込まれる。また、ＲＯＭ１２からの制御信号は
、（ｎｏ、＝３）である。制御信号は、（ｍｏ＝０）で
あり、加算器１６の出力信号（ｎｏ＋ｍ０＝３）である
。この加算器１６の出力信号がＲＯＭ１７に供給される
。（ｍｏｄ。

８）で数３は、３であるためＲＯＭ１７の出力Ｑ１も３
である。この３の値が次のステップ１において、レジス
タ１８から制御信号ｍ１として出力される。

ここで、制御信号ｎｋ及び制御信号ｍｋは、夫々下記の
意味を有している。

ｎｋ：レジスタ１３から出力されているに番目のデータ
の有効ビット数を示す。

ｍｋ：タイミングにでバス２６Ｕ及び２６Ｖに左詰めで
出力されている有効データのビット数従って、ＯＲゲー
ト２０及び２工でレジスタ１３の出力データとハス２６
Ｕ及び２６Ｖからのデータとが衝突することを防ぐため
に、シフタ１５でｍｋビット、レジスタ１３の出力デー
タが右にシフトされる。

次のステップ１におけるデータの値を第５図Ｂに示す。

ステップ１でレジスタ１３から７ビツトの可変長データ
ｂｏ−ｂ６が発生するので、制御信号ｎ１が７となる。

シフタ制御信号が（ｍ１＝３）であるので、シフタ１５
が３ビツト右へシフトの動作を行う。従って、シフタ１
５の出力は、３ビツト　（Ｓｏ〜Ｓ２）が“０”で、５
ビツト（８３〜３７）と２ビツト（ＴＯ及びＴｌ）がデ
ータｂＯ〜ｂ６となる。ステップ０のデータａＯ−ａ２
は、レジスタ２３に転送されている。これらのデータａ
Ｏ〜ａ２とｂｏ−ｂ７とが重なり合うことなく、ＯＲゲ
ート２０及び２１で合成される。

ＯＲゲート２０の出力が次のｔ２のクロックでレジスタ
２３にラッチされ、ｔ２のクロックでＯＲゲート２１の
出力がレジスタ２４及び２５にラッチされる。

加算器１６では、（ｎｌ＋ｍ１＝７＋３＝１０）の出力
が発生し、ＲＯＭ１７の出力ｍ２は、（１０−２（ｍｏ
ｄ、８）　）に換わる。また、（１０≧８）、即ち、ス
テップ１にＯＲゲート２０及び２１で合成された有効デ
ータがｌワードの８ビツトを超えたものとなっているの
で、制御信号ＣＰ（第４図参照）が“Ｌ゛に変化する。

ステップ２では、第５図Ｃに示すように、レジスタ１３
から次の５ビツトのデータｃ　Ｏ−ｃ　４が発生し、（
ｎ２＝５）の制御信号が発生する。

（ｍ　２−２　）であるため、シフタ１５が２ビツト、
右シフト動作を行う。（ｎ　２＋ｍ２＝５＋２＝７）の
加算器１６の出力が発生する。

前のステップ１で“Ｌ゛の制御信号ＣＰがレジスタ２２
にそのクロックイネーブルとして供給されているので、
第５図Ｃに示すように、ｔ２のクロックでＯＲゲート２
０の８ビツトの出力（ａＯ〜ｂ４）がレジスタ２２にラ
ンチされる。また、ｔ２のクロックでレジスタ１９に制
御信号ＣＰ（”Ｌ’　）がラッチされるので、出力制御
信号ＯＴ１がＨ’　、ＯＴ２がＬ”になる。ＯＴＩがＨ
′となるので、ＡＮＤゲート３１を介してＦＩＦＯメモ
リ２９にライトクロックＷＣＫが供給され、ＦＩＦＯメ
モリ２９にレジスタ２２の出力（ａＯ〜ｂ４のパラレル
８ビツト）がそのアドレスＯに書き込まれる。

また、ステップ２では、（ＯＴ２＝　“Ｌ“）であるた
め、レジスタ２４の出力（ｂ５．ｂ６）がバス２６Ｕに
出力され、ゲート２７の出力（ゼロデータ）がバス２６
Ｖに出力される。レジスタ２３の出力（ａ（１〜ｂ４）
は、（ＯＴ１＝　’Ｈ’　）であるから、バス２６Ｕに
出力されない。即ち、ＦＩＦＯメモリ２９に書き込まれ
る８ビツトのデータ（ａｏ−ｂ４）は、以降の処理で不
要であり、未だ書き込まれていないデータ（ｂ５．ｂ６
）がバス２６Ｕに出力される。

ステップ３では、第５図りに示すように、レジスタ１３
から次の２ビツトのデータｄＯ，ｄｉが発生し、（ｎ３
＝２）の制御信号が発生する。

（ｍ　３　＝　７　）であるため、シフタ１５が７ビソ
ト、右シフト動作を行う。（ｎ３＋ｍ３＝２＋７＝９）
の加算器１６の出力が発生する。

前のステップ２で制御信号ＣＰが“Ｈ”となるので、レ
ジスタ２２の内容が更新されない。また、ｔ３のクロッ
クでレジスタ１９に制御信号ＣＰ（’Ｈ’　）がラッチ
されるので、出力制御信号ＯＴ１が“Ｌ’　、ＯＴ２が
“Ｈ′になる。ＯＴＩがＬ“のために、ＦＩＦＯメモリ
２９にライトクロックＷＣＫが供給されない。従って、
レジスタ２２の出力がＦＩＦＯメモリ２９に対して書き
込まれない。

また、ステップ３では、（ＯＴ１＝　“Ｌ”）であるた
め、Ｌ３のクロックでラッチされたレジスタ２３の出力
（ｂ５〜ｃ４）がハス２６Ｕに出力され、レジスタ２５
の出力（ｔ３のクロックでラッチされたゼロデータ）が
ハス２６Ｖに出力される。

６ビツトのデータｅｏ−ｅ５．８ビツトのデータｆｏ−
ｆ７．８ビツトのデータｇｏ−ｇ７．１ビットのデータ
ｈＯ１４ビットのデータｋＯ−に３．６ビツトのデータ
ｆｆｉ　Ｏ−／２５が夫々レジスタ１３にラッチされた
時になされるステップ４からステップ９の動作は、上述
のステップ０からステップ３と同様である。ステップ４
からステップ９の夫々のレジスタの出力は、第５図Ｅか
ら第５図Ｊに示されるものとなり、その詳細な説明は、
重複を避けるために省略する。

上述のこの一実施例の動作を要約すると、ＯＲゲート２
０及び２１で合成された出力が８ビット以上の有効デー
タになった場合には、ＯＲゲート２０の出力がレジスタ
２２にラッチされ、また、ＦＩＦＯメモリ２９に書き込
まれる、ＯＲゲート２１の出力は、レジスタ２４にラッ
チされ、次のステップでは、ゲート２７の８ビツト全て
が“０”の出力と共に、レジスタ２４の出力がバス２６
Ｕ及び２６Ｖに出力される。これに対して、ＯＲゲート
２０及び２１で合成された出力が８ビット未満の場合に
は、ＯＲゲート２０及び２１の出力がレジスタ２３及び
２５に夫々ラッチされ、再度バス２６Ｕ及び２６Ｖを介
してＯＲゲート２０及び２１にフィードバックされ、シ
フタ１５の出力と合成される。この合成動作がＯＲゲー
ト２０及び２１の出力が８ビット以上となるまで続けら
れる。

上述の一実施例によれば、可変長符号化されたデータを
パラレルデータのままで処理し、所定のビット数（例え
ば８ビツト）を１ワードとするパラレルデータの系列に
変換するので、処理のクロックの周波数がシリアルデー
タの形で処理する場合と比してより低いものとできる。

従って、処理のための回路として低速の動作速度のもの
を使用できる。

ｄ、復号装置の構成 次に、上述の符号化装置により得られた１ワード８ビツ
トのデータから可変長コードの区切りを検出し、各コー
ドを４ビツト固定のコードに変換する復号装置の一実施
例について説明する。この復号装置は、記録装置の再生
側に設けられる。

第６図は、上述の符号化回路で得られたデータ系列の一
例であり、最初のワード（バイト）の最初のビットａＯ
の位置は、同期信号のパターンを検出することで知るこ
とができる。従って、復号装置では、この最初のワード
の復号を行うことができる。

第７図に示す復号化回路の一実施例において、入力端子
４１に第６図に示すデータ系列が供給される。この入力
データがＦＩＦＯメモリ４２に書き込まれる。ＦＴＦＯ
メモリ４２から読み出されたデータがレジスタ４３にラ
ッチされる。レジスタ４３の出力がシフタ４４に供給さ
れる。シフタ４４の出力ＵＯ−１Ｊ７がＯＲゲート４５
に供給され、シフタ４４の出力■０〜■７がＯＲゲート
４６に供給される。これらのＯＲゲート４５及び４６に
は、他のシフタ４７の出力ＳＯ〜Ｓ７及びＴＯ〜Ｔ７が
供給される。ＯＲゲート４５の出力がレジスタ４８にラ
ッチされ、ＯＲゲート４６の出力がレジスタ４９にラッ
チされる。

レジスタ４８の出力がシフタ４７の入力側にフィードバ
ックされると共に、ＲＯＭ５０に供給される。レジスタ
４９の出力がシフタ４７の入力側にフィードバックされ
る。ＲＯＭ５０は、可変長コードの復号のためのもので
、レジスタ４８からの８ビツトを下位のビットから順に
見て行くことにより各コードの区切りを見つける。ＲＯ
Ｍ５０の出力Ｑ１として可変長コードのビット長を示す
制御信号が得られる。また、可変長コードを復号するこ
とによりＲＯＭ５０の出力Ｑ２として元の４ビツト固定
長の復号データが得られる。この復号データがレジスタ
５１を介して出力端子５２に取り出される。

ＲＯＭ５０からの制御信号がＡＮＤゲート５３に供給さ
れ、ＡＮＤゲート５３からの制御信号ｎｋがシフタ４７
及び減算器５４に供給される。シフタ４４は、制御信号
ｎｋで指定されるビット数、左へ入力データをシフトさ
せる。ＡＮ’Ｄゲート５３及びシフタ４７のクリア端子
には、インバータ５５及びレジスタ５６を介して端子５
７から反転したスタート信号が供給される。インバータ
５５で反転されたスタート信号がＡＮＤゲート５８に供
給される。また、スタート信号ＳＴは、インバータ５９
を介して読み出し読み出しリセット信号としてＦＩＦＯ
メモリ４２に供給される。ＦＩＦＯメモリ４２の読み出
しアドレスは、読み出しリセット信号で０番地に設定さ
れる。

減算器５４の出力信号ｍｋ＋１　　（＝ｍｋ−ｎｋ）が
シフタ４４、ＲＯＭ６０及び比較器６１に供給される。

シフタ４４は、レジスタ４３からの入力デ−４をｍｋ＋
１ビット右ヘシフトした出力を発生する。ＲＯＭ６０は
、減算出力ｍｋ＋１が（ｍト１≦８）の時に、（ｍｋ＋
１＋８）の値を発生するもので、ＲＯＭ６０の出力が反
転されたスタート信号と共にＡＮＤゲート５８に供給さ
れる。ＡＮＤゲート５８の出力がレジスタ６２に供給さ
れ、レジスタ６２の出力ｍｋが減算器５４に供給される
。

比較器６１は、一方の入力として８の値が常に供給され
、減算出力ｍｋ＋１が（ｍｋ＋１≦８）の時に“Ｈ′と
なる比較出力ＳＣを発生する。この比較出力ＳＣがＡＮ
Ｄゲート６３及びＯＲゲート６６に供給される。端子６
４からのワードクロックが遅延回路６５及びＡＮＤゲー
ト６３を介してＦＩＦＯメモリ４２に読み出しクロック
ＲＣＫとして供給される。従って、制御信号ＳＣが′Ｈ
′の時に、ＦＩＦＯメモリ４２に対して読み出しクロッ
クＲＣＫが供給され、ＦＩＦＯメモリ４２の内容が読み
出される。

比較器６１の比較出力ＳＣ及びスタート信号ＳＴが供給
されるＯＲゲート６６の出力がシフタ４４にクリア信号
として供給され、また、インバータ６７を介してレジス
タ４３にクロックイネーブル信号として供給される。従
って、レジスタ４３は、ＯＲゲート６６の出力が“Ｈ゛
の時に、ＦＩＦＯメモリ４２の出力をラッチする。

第７図に示す復号装置では、ＲＯＭ５０に対してレジス
タ４８からＯＲゲート４５で合成された８ビツトが供給
され、この８ビツトを下位から順に見て行くことで各コ
ードの区切りが検出され、また、各コードが元の４ビツ
トのデータに復号される。検出された区切りと対応して
ＲＯＭ５０が制御信号ｎｋを発生する。従って、ｎｋビ
ットのコードの復号が終了すると、レジスタ４８に貯え
られているｎｋビットが不要となり、残りの（８−ｎ　
ｋ）ビットが次に復号されるべきコードである。

しかしながら、次のコードは、（８−ｎｋ）ビットより
長い可能性がある。そのために、次のステップでは、レ
ジスタ４８に８ビツトの有意なビットが準備されている
必要がある。この８ビツトに不足しているビット数のデ
ータを補充するために、ＯＲゲート４６及びレジスタ４
９が設けられている。これらのレジスタ４８及び４つに
貯えられている１６ビツトは、ＲＯＭ５０から発生した
制御信号ｎｋに応じてシフタ４７により左へｎｋビット
シフトされる。即ち、不要となったレジスタ４８のｎｋ
ビットが捨てられる。また、レジスタ４８及び４９に有
効ビットがｍｋビット存在している状態で、上述のよう
に、次のステップでｎｋビットが捨てられる。

更に、減算器５４の出力ｍｋ＋１　　（＝ｍｋ−ｎｋ）
≦８の場合には、シフタ４７でシフトした結果、レジス
タ４９に有意なデータが来ない不都合が生じる。そこで
、レジスタ４３に格納されている８ビツトをシフタ４４
により右へｍｋ＋１ビットシフトさせて、シフタ４７の
出力とＯＲゲート４５及び４６で合成することにより、
シフタ４７の最後のビットの次にシフタ４４からの有意
なデータの最初のビットが位置される。従って、次のス
テップでは、レジスタ４８及び４９には、新たな有効な
（ｍｋ−ｎｋ＋８）ビットが蓄積される。

この動作を繰り返すことにより、切れ目なく可変長コー
ドを復号できる。

ｅ、復号装置の動作 第８図は、上述の第７図に示す構成の動作の一例を示す
タイミングチャートである。ワード周期のクロックＣＫ
、スタート信号ＳＴ、レジスタ４３の出力ＡＯ〜Ａ７、
シフタ４４の出力ＵＯ−Ｖ７及び■０〜Ｖ７、シフタ４
７の出力５ｏ−５７及びＴ　Ｏ−７７、レジスタ４８及
び４９の出力Ｃ０〜Ｃ７，Ｄｏ−Ｄ７、ＡＮＤゲート５
３からの制御信号ｎｋ、レジスタ６２の出力ｍｋ、　ｆ
ＩＩｉ算器５４の出力（ｍｋ−ｎｋ＝ｍｋ＋１　）、比
較器６１の比較出力ＳＣ、レジスタ４３のクロックイネ
ーブル信号（インバータ６７の出力）、ＦＩＦＯメモリ
４２の読み出しクロックＲＣＫ、レジスタ５１の出力Ｂ
Ｏ〜Ｂ７が第８図の上から順に示されている。タイミン
グｔｏ、ｔｌ、・・・　ｔｌｌのクロックＣＫで規定さ
れる期間の夫々の処理をステップ０１ステツプ１、・・
・、ステップ１１として表す。

各ステップのレジスタ４３の出力、シフタ４４及び４７
の夫々の出力、レジスタ４８．４９及び５１の出力、Ｒ
ＯＭ５０の出力が第９図Ａから第９図Ｍに夫々示されて
いる。第９図において、ＡＯ〜Ａ７がレジスタ４３の８
ビツトの出力を示し、ＢＯ〜Ｂ７がレジスタ５１の８ビ
ツトの出力を示し、Ｃｏ−Ｃ７がレジスタ４８の８ビツ
トの出力を示し、ＤＯ〜Ｄ７がレジスタ４９の８ビツト
の出力を示す。また、第９図において、ＯＲゲート４５
及び４６は、簡単のためにＯで表されている。

更に、第９図中の＊は、復号された４ビツト長のデータ
を示すために付加されている。−例として、３ビツトの
可変長データａＯ〜ａ２が復号された４ビツトのデータ
は、ａＯ＊〜ａ３＊とじて表される。

タイミングｔｏより前のクロックでスタート信号ＳＴが
“Ｈ゛になり、その反転した信号がＬ“になる。ＦＩＦ
Ｏメモリ４２にそのリードリセットＲ３Ｔとしてスター
ト信号が供給されるので、ＦＩＦＯメモリ４２の読み出
しアドレスが０番地にセットされる。また、比較出力Ｓ
Ｃが。

Ｈ“であるので、ＦＩＦＯメモリ４２のＯ番地から最初
のワードが読み出され、次のタイミングｔｏのクロック
（ステップＯ）でレジスタ４３に第９図Ａに示すように
、最初のワード（ａＯ〜ｂ４）がラッチされる。

ステップＯでは、レジスタ５６及び６２の出力がＯであ
るため、ｎＯ，ｍｏが０であり、ｍｌも０である。従っ
て、シフタ４４及び４７のシフト量がＯである。また、
レジスタ５６の出力によりシフタ４７がクリアされ、シ
フタ４７の１６ビツトの出力は、その入力と無関係に全
て“０”となる。

従って、ＯＲゲート４５の出力が（ａｏ−ｂ４）となり
、ＯＲゲート４６の出力がゼロデータとなる。

また、ｍｌがＯであり、（ｍｌ≦８）であるので、比較
出力ＳＣが“Ｈ゛となり、ＡＮＤゲート６３から読み出
しクロックＲＣＫがＦＩＦＯメモリ４２に対して出力さ
れ、アドレス１の第２ワード（ｂ５〜ｄＯ）がＦＩＦＯ
メモリ４２から読み出される。この時、レジスタ４３の
クロックイネーブルが“Ｌ′であるので、次のタイミン
グｔ１のクロックでレジスタ４３が第２ワードをラッチ
する。更に、ＲＯＭ６０は、（ｍｌ＝ｏ≦８）であるか
ら、（０＋８）の値を発生する。

タイミングｔ１のステップ１では、第９図Ｂに示すよう
に、レジスタ４３の出力ＡＯ〜Ａ７が（ｂ５〜ｄｏ）で
あり１、レジスタ４８の出力ＣＯ〜Ｃ７が（ａｏ−ｂ４
）であり、レジスタ４９の出力がゼロデータである。

レジスタ４８の出力がＲＯＭ５０に供給され、ＲＯＭ５
０は、（ａＯ，ａｌ、ａ２）の３ビツトが可変長データ
の一つのコードと認識し、復号データ（ａｏ＊、ａ　１
＊、ａ２＊、ａ３＊）の４ビツトを発生し、また、（ｎ
ｌ＝３）の制御信号を発生する。この４ビツトが次のタ
イミングｔ２のクロックでレジスタ５１にラッチされる
。復号された３ビツト（ａＱ、ａｌ、ａ２）は、次のス
テップ２では、不要となるので、制御信号ｎｌによリシ
ツク４７が左へ３ビツトシフトする動作を行い、この３
ビツトが捨てられる。従って、（ｂ。

〜ｂ４）の５ビツトがシフタ４７の左端から出力される
。

減算器５４の出力ｍ２は、（ｍｌ−ｎｌ＝５≦８）であ
り、シフタ４４が右へ５ビツトシフトする動作を行う。

シフタ４４及び４７の出力がＯＲゲート４５及び４６で
合成されると、ビットｂ４の次にビットｂ５が位置し、
その結果、有効な１３ビツト（ｂｏ〜ｄＯ）がＯＲゲー
ト４５及び４６から出力されている。この場合、ＲＯＭ
６０の出力が（ｍ３−１３）となり、次のタイミングｔ
２のクロックでレジスタ４８及び４９にラッチされる有
効ビット数が示される。

比較出力ＳＣは、（ｍ　２−５≦８）であるので、“Ｈ
″　となり、ＦＩＦＯメモリ４２に対して読み出しクロ
ックＲＣＫが供給され、次のワード（ｄ１〜ｆＯ）が出
力される。このワードは、次のタイミングｔ２のクロッ
クでレジスタ４３にラッチされる。

タイミングｔ２のステップ２では、第９図Ｃに示すよう
に、レジスタ４３の出力ＡＯ−Ａ７が（ｄｌ〜ｆＯ）で
あり、レジスタ４８の出力ＣＯ〜Ｃ７が及びレジスタ４
９の出力ＤＯ〜Ｄ７が（ｂｏ−ｄＯ）であり、レジスタ
５１の出力ＢＯ〜Ｂ７が（ａｏ＊　〜ａ３＊）である。

レジスタ４８の出力がＲＯＭ５０に供給され、ＲＯＭ５
０は、（ｂＯ〜ｂ６）の７ビツトが可変長データの一つ
のコードと認識し、復号データ（ｂｏ＊〜ｂ３＊）の４
ビツトを発生し、また、（ｎ２＝７）の制御信号を発生
する。この４ビツトが次のタイミングｔ３のクロックで
レジスタ５１にラッチされる。復号された７ビツト（ｂ
Ｏ〜ｂ６）は、次のステップ３では、不要となるので、
制御信号ｎ２によりシフタ４７が左へ７ビツトシフトす
る動作を行い、この７ビツトが捨てられる。

従って、（ＣＯ〜ｄｏ）の６ビツトがシフタ４７の左端
から出力される。

減算器５４の出力ｍ３は、（ｍ２−ｎ２＝１３７−６≦
８）であり、シフタ４４が右へ６ビツトシフトする動作
を行う。シフタ４４及び４７の出力がＯＲゲート４５及
び４６で合成されると、ビットｄＯの次にビットｄ１が
位置し、その結果、有効な１４ビツト（ｃＯ−ｆｏ）が
ＯＲゲート４５及び４６から出力されている。この場合
、ＲＯＭ６０の出力が（ｍ３＝１４）となり、次のタイ
ミングｔ３のクロックでレジスタ４８及び４９にラッチ
される有効ヒツト数が示される。

比較出力ＳＣは、（ｍ　２　＝　６≦８）であるので、
“Ｈ“　となり、ＦＩＦＯメモリ４２に対して読み出し
クロックＲＣＫが供給され、次のワード（ｆ１〜ｇｏ）
が出力される。このワードは、次のタイミングｔ３のク
ロックでレジスタ４３にラッチされる。

タイミングｔ３のステップ３では、第９図りに示すよう
に、レジスタ４３の出力ＡＯ〜Ａ７が（ｆｌ〜ｇＯ）で
あり、レジスタ４８の出力ＣＯ〜Ｃ７が及びレジスタ４
９の出力Ｄｏ−Ｄ７が（ＣＯ〜ｆＯ）であり、レジスタ
５１の出力ＢＯ〜Ｂ７が（ｂＯ＊〜ｂ３＊）である。

レジスタ４８の出力がＲＯＭ５０に供給され、ＲＯＭ５
０は、（ｃＯ〜ｃ４）の５ビツトが可変長データの一つ
のコードと認識し、復号データ（ｃＯ＊〜０３＊）の４
ビツトを発生し、また、（ｎ３＝５）の制御信号を発生
する。この４ビツトが次のタイミングｔ４のクロックで
レジスタ５１にラッチされる。復号された５ビツト（Ｃ
Ｏ〜ｃ４）は、次のステップ４では、不要となるので、
制御信号ｎ３によりシフタ４７が左へ５ビツトシフトす
る動作を行い、この５ビツトが捨てられる。

従って、（ｄｏ−ｆＯ）の９ビツトがシフタ４７の左端
から出力される。

このステップ３では、減算器５４の出力ｍ４は、（ｍ３
−ｎ３＝１４−５＝９＞８）であり、比較出力ＳＣがＬ
“となる。従って、シフタ４４がクリアされ、第９図り
に示すように、シフタ４４の出力は、入力にかかわらず
、ゼロデータとなる。

また、ＲＯＭ６０の出力も８の加算がなされない９のま
まである。

シフタ４４をクリアする必要についで説明する。

上述のように、レジスタ４８及び４９では、５ビツトが
捨てられても、残りの９ビツトは、可変長コードの符号
長を判断するためのビット数（８ビツト）より大きい。

従って、レジスタ４８及び４９の出力をシフタ４７で左
へ５ビットシフトした９ビツトのデータを再度、レジス
タ４８及び４９にランチして、次のステップ４では、こ
の９ビツトから可変長コードの復号を行う必要がある。

このために、レジスタ４３には、次のワードがラッチさ
れているにもかかわらず、シフタ４４の出力を強制的に
ゼロデータとして、次のステップ４に備えている。また
、比較出力ＳＣがＬ°であるから、ＦＩＦＯメモリ４２
に対して読み出しクロックＲＣＫが供給されず、ＦＩＦ
Ｏメモリ４２の読み出しがされない。

２ビツトのデータｄＯ，ｄｉ、６ビツトのデータｅＯ〜
ｅ５．８ビツトのデータｆＯ〜ｆ７．８ビツトのデータ
ｇＯ〜ｇ７．１ビツトのデータムＯ５４ビツトのデータ
ｋＯ〜に３．６ビツトのデータＩ！、０−／！５．２ビ
ツトのデータｐＯ，ｐｉ、１ビツトのデータｑｏ、３ビ
ットのデータｒＯ〜ｒ２．２ビツトのデータｘｏ、ｘｉ
、１ビツトのデータｙｏ、６ビツトのデータｚＯ〜ｚ５
．４ビツトのデータｗＱ−ｗ５．８ビツトのデータｕＯ
〜ｕ７．８ビツトのデータｖＯ〜■７の復号がなされる
ステップ４からステップ１２の動作は、上述のステップ
０からステップ３と同様である。ステップ４からステッ
プ１２の夫々の出力は、第９図Ｅから第９図Ｍに示され
るものとなり、その詳細な説明は、重複を避けるために
省略する。

ｆ、変形例 なお、上述の実施例では、ＤＣＴで発生した係数データ
の処理を例に説明したが、ＤＣＴ以外の高能率符号化で
発生した可変長のコードを処理する場合にも適用できる
。

（発明の効果〕 この発明によれば、可変長符号化されたデータをパラレ
ルデータのままで処理し、所定のビット数（例えば８ビ
ツト）を１ワードとするパラレルデータの系列に変換し
、また、所定のビット数のデータをパラレルデータのま
まで処理し、所定のビット数の系列から可変長コードの
区切りを検出し、各可変長コードを復号するので、処理
のクロックの周波数がシリアルデータの形で処理する場
合と比してより低いものとできる。従って、処理のため
の回路として低速の動作速度のものを使用できる。

【図面の簡単な説明】

第１図はこの発明を適用できる符号化システムのブロッ
ク図、第２図は伝送データの一例の路線図、第３図は符
号化装置のブロック図、第４図は符号化装置の動作を示
すタイミングチャート、第５図は符号化装置の動作説明
に用いる路線図、第６図はデータ系列の一例の路線図、
第７図は復号装置のブロック図、第８図は復号装置の動
作を示すタイミングチャート、第９図は復号装置の動作
説明に用いる路線図である。 図面における主要な符号の説明 １２：可変長符号化のためのＲＯＭ。 １５ニジフタ、 １６：加算器、 １７　：　　（ｍｏ６．８）の値を発生するＲＯＭ、２
０、．２１：合成のためのＯＲゲート、４４．４７：シ
フタ、 ４５．４６：合成のためのＯＲゲート、５０：可変長符
号の復号のためのＲＯＭ。 ６０　：　　（ｍｋ＋１≦８）の時に入力に８を加算す
るＲＯＭ。 ：比較器。

Claims (6)

【特許請求の範囲】
1. （１）最大ｍビットの可変長データが供給される第１の
   レジスタ手段と、 上記第１のレジスタ手段の出力を制御信号に応じた量だ
   けビットシフトするシフタ手段と、上記シフタ手段の出
   力データの中の有意データと上記出力データのサンプル
   よりも前のサンプルデータとを合成する手段と、 上記合成手段の出力が所定のｎビット以上になった時点
   で上記合成手段の出力の中の上位ｎビットを出力する出
   力手段と、 上記合成手段の出力のビット数のモジュロｎに基づいて
   、上記制御信号を発生する制御信号発生手段とからなり
   、 上記可変長データをｎビット毎に変換するようにしたこ
   とを特徴とする可変長データの符号化装置。
2. （２）請求項（１）記載の可変長データの符号化装置に
   おいて、 上記合成手段は、第２のレジスタ手段を含み、上記第２
   のレジスタ手段に蓄積された合成データが上記ｎビット
   未満の場合は、この合成データと上記シフタの出力を更
   に合成して上記第２のレジスタ手段に蓄積するようにな
   し、上記合成データが上記ｎビット以上の場合は、この
   合成データの中のｎビットを超えるビットデータと上記
   シフタの出力とを合成して上記第２のレジスタ手段に蓄
   積するようにした可変長データの符号化装置。
3. （３）可変長データが所定のｎビット単位に再配列され
   て伝送されるデータを受信し、上記各可変長データに対
   応した原データを復号するようにした可変長データの復
   号装置において、 受信されたｎビット単位の受信データを制御信号に応じ
   た量だけシフトするシフタ手段と、上記シフタ手段の出
   力データサンプルよりも前のサンプルを合成する合成手
   段と、 上記合成手段の出力データのビット長が上記可変長デー
   タの最大ビット長ｍ以上になった時、上記出力データの
   中のｍビット分のデータが供給され、上記ｍビットデー
   タに含まれる可変長データに対応する原データを出力す
   ると共に、上記可変長データのビット数に関する情報を
   出力するデコード手段と、 このビット数に関連する情報に基づいて上記制御信号を
   発生する制御信号発生手段と からなる可変長データの復号装置。
4. （４）請求項（３）記載の可変長データの復号装置にお
   いて、 上記制御信号発生手段は、上記合成手段の出力データの
   ビット数から上記ビット数情報を減じた数に関連する制
   御信号を発生するようになされた可変長データの復号装
   置。
5. （５）請求項（４）記載の可変長データの復号装置にお
   いて、 上記サンプルデータは、上記合成手段の出力データの中
   で上記ビット数情報に関連するビット数データを除去し
   たデータで構成されたことを特徴とする可変長データの
   復号装置。
6. （６）請求項（５）記載の可変長データの復号装置にお
   いて、 上記除去後のデータがｍビットを超える時に、上記シフ
   タ手段の出力をゼロリセットする手段を含むことを特徴
   とする可変長データの復号装置。