JPH08101791A - 可変長ビットデータ処理回路および方法 - Google Patents

可変長ビットデータ処理回路および方法

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JPH08101791A
JPH08101791A JP23697194A JP23697194A JPH08101791A JP H08101791 A JPH08101791 A JP H08101791A JP 23697194 A JP23697194 A JP 23697194A JP 23697194 A JP23697194 A JP 23697194A JP H08101791 A JPH08101791 A JP H08101791A
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JP
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bit
bits
barrel
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JP23697194A
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Toyofumi Takahashi
豊文 高橋
Toshio Tanaka
登志雄 田中
Hideaki Terakawa
英明 寺川
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KURIEITEIBU DESIGN KK
Nintendo Co Ltd
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KURIEITEIBU DESIGN KK
Nintendo Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
    • H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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Abstract

(57)【要約】 【構成】 それぞれが１ワードである第１，第２および
第３レジスタ１２，２０および２２を設け、第１レジス
タ１２にメモリからのデータがロードされ、第３レジス
タ２２から可変長ビットデータが取り出される。第２レ
ジスタ２０および第３レジスタ２２はバレルシフタ１６
に結合され、バレルシフタ１６は減算器３０から与えら
れる有効ビット数および残ビット数に基づくバレルシフ
ト量データに従って２ワードのデータをバレルシフトす
る。 【効果】 合計３ワードのレジスタおよびバレルシフタ
を用い、最大２回のバレルシフト動作で第３レジスタか
ら可変長ビットの有効データが取り出されるので、回路
構成および処理動作を簡略化できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は可変長ビットデータ処
理回路および方法に関し、特にたとえば、画像や音声の
圧縮データのように、メモリに効率よく（余白なしに）
格納されている可変長ビットデータを処理する、処理回
路および方法に関する。
【０００２】
【従来の技術】この種の可変長ビットデータ処理回路の
一例が、平成４年（１９９２）９月２日付で出願公開さ
れた特開平４−２４５７７８号公報に開示されている。
この従来技術は、入力符号データを保持する１ワードの
シフトレジスタ(11)と、そのシフトレジスタ(11)からビ
ット並列に転送されるデータを保持する３ワードのシフ
トレジスタ(12)とを含み、シフト／転送制御部(30)がシ
フトレジスタ(12)内のデータ余白部分を充足させる分だ
けシフトレジスタ(11)内のデータを切り出して転送する
ものである。
【０００３】
【発明が解決しようとする課題】従来技術では、不要に
なった前回のデータをシフトレジスタ(12)で直列シフト
して排出するようにしているため、合計４ワード分のシ
フトレジスタと、それらのシフト動作を制御するための
シフト／転送制御とが必要となる。シフト／転送制御の
詳細については開示されていないが、シフト回数を計数
するカウンタ，シフトクロックの制御回路，シフトレジ
スタ１１からシフトレジスタ１２への任意のビット数の
データを並列転送する転送制御回路，およびシーケンサ
等が必要となり、回路規模が大きくなってしまう。さら
に、次のデータとビットストリームでつなぐために余白
ビットをシフトレジスタ(11)によって押し出した分だけ
シフトレジスタ(12)によってシフトしかつビット単位に
シフトレジスタ(11)に書き込むようにしているため、従
来技術では、処理ステップが多くなり、データを取り出
す時間が長くかかってしまうという問題点があった。
【０００４】それゆえに、この発明の主たる目的は、簡
単な回路でかつより高速に、可変長ビットデータを取り
出すことができる、データ処理回路および方法を提供す
ることである。
【０００５】
【課題を解決するための手段】この発明は、ビット並列
に与えられるデータを保持する１ワードの第１レジス
タ、第１レジスタからのデータをビット並列に受ける１
ワードの第２レジスタ、可変長ビットデータが取り出さ
れる１ワードの第３レジスタ、有効ビット数と第２レジ
スタに保持されたデータの残ビット数とを比較して有効
ビット数が残ビット数より大きいとき第１信号を出力す
る比較手段、比較手段から第１信号が出力されたとき、
第２レジスタおよび第３レジスタから残ビット数だけバ
レルシフトしたデータを第３レジスタへロードする第１
バレルシフト手段、比較手段から第１信号が出力された
とき、第１レジスタのデータを第２レジスタにビット並
列でロードするロード手段、およびロード手段によって
第２レジスタに第１レジスタのデータをロードした後、
有効ビット数と残ビット数との差のビット数だけバレル
シフトした第２レジスタおよび第３レジスタのデータを
第２レジスタおよび第３レジスタにロードする第２バレ
ルシフト手段を備える、可変長ビットデータ処理回路で
ある。
【０００６】この発明は、また、ビット並列に与えられ
るデータを保持する１ワードの第１レジスタ、第１レジ
スタからのデータをビット並列に受ける１ワードの第２
レジスタ、および可変長ビットデータが取り出される１
ワードの第３レジスタを備える可変長ビットデータ処理
回路における処理方法であって、有効ビット数が第２レ
ジスタに保持されたデータの残ビット数より大きいと
き、(a) 第２レジスタおよび第３レジスタから残ビット
数だけバレルシフトしたデータを第３レジスタへロード
し、(b) 第１レジスタのデータを第２レジスタにビット
並列でロードし、そして(c) 第２レジスタおよび第３レ
ジスタのデータを有効ビット数と残ビット数との差のビ
ット数だけバレルシフトして第２レジスタおよび第３レ
ジスタにロードする、処理方法である。
【０００７】
【作用】たとえばメモリから読み出された１ワードのデ
ータが第１レジスタにビット並列にロードされる。この
第１レジスタのデータが第２レジスタにビット並列にロ
ードされ、第２レジスタのデータが第１バレルシフト手
段によってたとえば１６ビットシフトされて第３レジス
タにロードされる。第３レジスタから、可変長ビットデ
ータが取り出される。たとえば減算器からなる比較手段
において、たとえばＣＰＵによって設定された有効ビッ
ト数を第２レジスタに保持されたデータの残ビット数か
ら減算する。そして、その減算結果が負になったとき、
減算器からボロー信号（第１信号）が出力される。この
ボロー信号が出力されたとき、バレルシフタが動作し、
第２レジスタおよび第３レジスタのデータを残ビット数
だけバレルシフトしてそれを第３レジスタにロードす
る。このとき、第１バレルシフト手段のバレルシフトに
よってはみ出したデータは失われ、使用されない。それ
とともに、第１レジスタのデータが第２レジスタにロー
ドされ、その第２レジスタのデータが第３レジスタのデ
ータとともに（有効ビット数−残ビット数）だけ第２バ
レル手段によってバレルシフトされて第２レジスタおよ
び第３レジスタにロードされる。第２バレルシフト手段
のバレルシフトによって空きが生じた第２レジスタの空
白部には「０」が書き込まれる。
【０００８】
【発明の効果】この発明によれば、合計３ワードのラッ
チと、バレルシフト手段を構成するための複数のセレク
タや減算器があればよく、従来技術に比べて、回路構成
が簡単になるとともに、多くても２ステップのバレルシ
フト動作で有効データがセットできるので、処理時間が
短縮され、データ処理が一層高速化される。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１に示す可変長ビットデータ処理回路１０
は、メモリ（図示せず）から出力される可変長ビットデ
ータを処理するための回路であって、そのメモリからの
１ワードのメモリデータをビット並列に受ける１ワード
（１６ビット）の第１レジスタ１２を含む。この第１レ
ジスタ１２のデータは、ビット並列にセレクタ１４に与
えられる。セレクタ１４は２入力（各１６ビット）のい
ずれかを選択して出力するものであって、一方入力とし
て上述の第１レジスタ１２からの１６ビットが、他方入
力としてバレルシフタ１６の上位１６ビットが与えられ
る。セレクタ１４は、タイミング発生器１８からの
「０」または「１」のセレクト信号に応じて、第１レジ
スタ１２からのデータまたはバレルシフタ１６からのデ
ータを選択的に、第２レジスタ２０にビット並列にロー
ドする。したがって、このセレクタ１４は、第１ないし
第４バレルシフト手段の一部を構成するとともに、第１
レジスタ１２のデータを第２レジスタ２０にロードする
ロード手段として機能する。第２レジスタ２０は１ワー
ド（１６ビット）のレジスタであり、この第２レジスタ
２０のデータはビット並列にバレルシフタ１６に与えら
れる。第３レジスタ２２もまた１ワード（１６ビット）
のレジスタである。なお、便宜上、第２レジスタ２０お
よび第３レジスタ２２は個別のものとして説明したが、
実際には、２ワード（３２ビット）の１つのレジスタな
いしラッチとして構成される。第２レジスタ２０のデー
タがバレルシフタ１６の上位１６ビットに与えられ、第
３レジスタ２２のデータがバレルシフタ１６の下位１６
ビットに与えられる。バレルシフタ１６は、第２レジス
タ２０および第３レジスタ２２のそれぞれの１６ビット
並列データを１つの３２ビットデータとして右方向にバ
レルシフトする。バレルシフトしたデータの上位１６ビ
ットは上述のようにセレクタ１４に与えられるが、バレ
ルシフトしたデータの下位１６ビットは第３レジスタ２
２にビット並列で与えられる。したがって、このバレル
シフタ１６が第１ないし第４バレルシフト手段の一部を
構成することは明らかである。その結果、第３レジスタ
２２のデータが、ＣＰＵ（図示せず）によって有効デー
タとして３状態ゲート２４から取り出される。
【００１１】ここで、バレルシフトについて説明する。
通常のシフトレジスタを用いたデータシフトでは、１回
与えられるクロックに応答してデータが１ビット分だけ
右または左にシフトされる。たとえば、データを５ビッ
トシフトする場合は、５つのクロックに応答してデータ
が右または左に５ビットシフトされる。これに対して、
ここでいうバレルシフトを用いた場合、１つのクロック
に応答して、データが１度に複数ビット右または左にシ
フトされる。１回のクロックでシフトするビット数は、
減算器３０（後述）から与えられるシフト量により決定
される。
【００１２】このようなバレルシフトを行うために、こ
の実施例のバレルシフタ１６は、図２に示すように、３
２個のセレクタSBL0-SBL31を用いて構成することができ
る。バレルシフタ１６には、第３レジスタ２２からの１
６ビットの並列データb16-b31 と第２レジスタ２０から
の１６ビットの並列データb0-b15の計３２ビットのデー
タが与えられる。この３２ビットのデータの各ビット
を、下位から上位にかけてそれぞれb0-b31とする。
【００１３】一方、先に述べたように、バレルシフタ１
６は、最大で１６ビットのバレルシフトを行うことがで
きる。このバレルシフトは、セレクタSBL0-SBL31によっ
て実現される。以下に、各セレクタSBL0-SBL31の動作に
ついて説明する。バレルシフタ１６の最下位ビットの出
力を決定するセレクタSBL0は、ビットb1-b16の中から１
ビットを選択して出力する１６−１セレクタ（１６ビッ
トの中から任意の１ビットを選択して出力するセレク
タ）であり、選択するビットは減算器３０（図１）から
与えられるシフト量に応答して決定される。同様に、セ
レクタSBL1，SBL2，SBL3，…SBL15 は、それぞれ、ビッ
トb2-b17，b3-b18，b4-b19，…b16-b31 の中から、減算
器３０から与えられるシフト量に応答して、１ビットを
選択して出力する１６−１セレクタである。
【００１４】一方、セレクタSBL16-SBL31 の各々は、セ
レクタSBL0-SBL15に用いたような１６−１セレクタによ
って構成することができない。なぜならば、セレクタSB
L16は、ビットb17-b32 の中から１ビットを選択して出
力することができないからである。その理由は、バレル
シフタ１６には、３２ビットb0-b31のデータしか与えら
れておらず、バレルシフタ１６に与えられていないビッ
トb32 を選択することはできないからである。そこで、
セレクタSBL16 は、減算器３０から与えられるシフト量
によって１６ビットのバレルシフトを行うよう指示され
た場合は、ビットb32 に代えて「０」を出力する。すな
わち、セレクタSBL16 は、ビットb17-b31 または「０」
の中から１ビットを選択して出力する１６−１セレクタ
である。また、セレクタSBL17 は、バレルシフタ１６に
ビットb32 およびb33 が与えられていないため、ビット
b18-b33 の中から１ビットを選択して出力することがで
きず、したがって、減算器３０によって１５ビット以上
のバレルシフトを行うよう指示された場合、すなわち、
ビットb32 あるいはb33 を選択するよう指示された場合
は、「０」を出力する。換言すれば、セレクタSBL17
は、ビットb18-b31 または「０」の中から１ビットを選
択して出力する１５−１セレクタである。同様に、セレ
クタSBL18 ，SBL19 ，SBL20 ，…SBL30 は、それぞれ、
ビットb19-b31または「０」，ビットb20-b31 または
「０」，ビットb21-b31 または「０」，…ビットb31 ま
たは「０」の中から１ビットを選択して出力する１４−
１セレクタ，１３−１セレクタ，１２−１セレクタ，…
２−１セレクタである。そして、セレクタSBL31 は、シ
フト量の値によらず「０」しか出力しない１−１セレク
タであり、セレクタSBL31 の出力は「０」に固定されて
いる。
【００１５】このようにして、バレルシフタ１６は、減
算器３０（図１）によって指示されたシフト量に応じ
て、第２レジスタ２０および第３レジスタ２２から与え
られる３２ビットb0-b31または「０」を選択し、結果的
に、所要のビット数だけバレルシフトし、そのバレルシ
フトの結果、はみ出したビットは失われ、空白となった
ビットには「０」が書き込まれる。
【００１６】なお、第１レジスタ１２には、メモリ（図
示せず）からのメモリデータが、メモリデータライトク
ロック（後述）に応じてロードされ、セレクタ１４から
のデータはタイミング発生器１８から出力されるラッチ
クロックに応じて第２レジスタ２０にロードされる。そ
して、３状態ゲート２４はアドレスデコーダ（図示せ
ず）から出力されるＣＰＵリード信号によって制御され
る。すなわち、このＣＰＵリード信号が「１」のとき３
状態ゲート２４からＣＰＵリードデータが取り出され
る。上述のアドレスデコーダは、可変長ビットデータ
（ＶＢＣ：Variable Bit-length Code）の処理のスター
トを示すＶＢＣスタート信号を出力し、このＶＢＣスタ
ート信号が、上述のタイミング発生器１８に与えられる
とともに、イニシャルカウンタ２６に与えられる。イニ
シャルカウンタ２６はまた、メモリデータライトクロッ
クを受け、それに応じてインクリメントされる。タイミ
ング発生器１８は、ＶＢＣスタート信号に応じてイネー
ブルされ、ＶＢＣリクエスト信号を発生する。このＶＢ
Ｃリクエスト信号は、メモリデータライトクロックに同
期して発生される。
【００１７】ＣＰＵ（図示せず）からのＣＰＵライトデ
ータが有効ビット数レジスタ２８に与えられるととも
に、タイミング発生器１８に与えられる。有効ビット数
データは、たとえば４ビットで与えられ、バレルシフト
量を決定するために用いられる。有効ビット数データが
「００００」のとき「１６」の有効ビット数を表し、有
効ビット数データが「０００１」のとき「１」の有効ビ
ット数を表し、有効ビット数データが「００１０」のと
き「２」の有効ビット数を表し、以下同様に、有効ビッ
ト数データが「１１１１」のとき「１５」の有効ビット
数を表す。また、アドレスデコーダ（図示せず）からの
有効ビット数ライトクロックが有効ビット数レジスタ２
８に与えられるとともに、タイミング発生器１８に与え
られる。
【００１８】有効ビット数レジスタ２８にロードされた
有効ビット数のデータは減算器３０の一方入力に与えら
れる。減算器３０の他方入力には、残ビット数レジスタ
３２から出力される残ビット数のデータが与えられる。
すなわち、減算器３０は「残ビット数−有効ビット数」
の減算を実行するのであるから、第２レジスタ２０の残
ビット数を自身で知ることができる。したがって、減算
器３０から残ビット数データが出力され、タイミング発
生器１８から残ビット数ライトクロックが残ビット数レ
ジスタ３２に与えられることによって、残ビット数レジ
スタ３２に残ビット数データが保持される。このように
して、減算器３０は「残ビット数−有効ビット数」の演
算を行い、その減算結果を新たな残ビット数データとし
て出力するとともに、後者が前者よりも大きいとき、
「１」のボロー信号（第１信号）を出力し、前者と後者
とが等しいとき「１」のゼロ信号（第２信号）を出力す
る。したがって、ボロー信号およびゼロ信号がともに
「０」とき、減算器３０からは第３信号が出力されたこ
とになる。ボロー信号およびゼロ信号は、ともに、タイ
ミング発生器１８に与えられる。タイミング発生器１８
では、ボロー信号やゼロ信号に応じて、セレクト信号や
ラッチクロックを出力する。
【００１９】なお、減算器３０は、バレルシフタ１６に
対して、バレルシフトすべきビット数すなわちシフト量
を設定する。たとえば、第１信号が出力されたときには
シフト量として最初に残ビット数データが与えられ、つ
いで「有効ビット数−残ビット数」すなわち減算結果の
絶対値が与えられ、第２信号が出力されたときにはシフ
ト量として残ビット数データが与えられ、第３信号が出
力されたときにはシフト量として有効ビット数データが
与えられる。
【００２０】アドレスカウンタ３４には、アドレスデコ
ーダ３６（図３）から与えられる初期アドレスライトク
ロックに応答して、メモリに記憶された可変長ビットデ
ータの先頭アドレスデータがプリセットされる。アドレ
スカウンタ３４にプリセットされたアドレスデータは、
アービタ３８から与えられるメモリデータライトクロッ
クに応答してインクリメントされる。これにより、可変
長ビットデータがメモリ内に複数ワードにわたって連続
して記憶されている場合でも、アドレスカウンタ３４に
可変長ビットデータの先頭アドレスを１度プリセットす
るだけで、以後複数ワードにわたる可変長ビットデータ
を連続して読み出して第１レジスタ１２にラッチするこ
とができる。
【００２１】アドレスセレクタ４０は、ＣＰＵから与え
られるＣＰＵアドレスバスのアドレスデータまたはアド
レスカウンタ３４から与えられるアドレスデータのいず
れか一方を切り換えてメモリに与える、この切り換え
は、アービタ３８からのセレクト信号に基づいて行われ
る。アービタ３８は、可変長ビットデータ処理回路１０
の動作および可変長ビットデータ処理回路１０とＣＰＵ
とによるメモリアクセスのタイミングを制御するもので
ある。
【００２２】アービタ３８には、図１に示すようにシス
テムクロック，アドレスデコーダ３６からのＣＰＵメモ
リリクエスト信号，およびタイミング発生器１８からの
セレクト信号およびイニシャルフラグとが与えられる。
アービタ３８は、タイミング発生器１８からのセレクト
信号が、第１レジスタ１２にラッチされているデータを
第２レジスタ２０に供給するようにセレクタ１４を切り
換える信号であることを判断する。これに応答して、ア
ービタ３８は、アドレスカウンタ３４をインクリメント
させるカウント信号を発生し、これに続いてメモリから
与えられる可変長ビットデータを第１レジスタ１２にラ
ッチさせるメモリデータライトクロックを発生する。た
だし、タイミング発生器１８からのイニシャルフラグが
イニシャル状態を示している場合は、カウント信号は発
生されない。また、アービタ３８は、メモリデータライ
トクロックを発生するのに先立って、アドレスセレクタ
４０に対してアドレスカウンタ３４からのアドレス信号
をメモリに供給するよう指示するセレクト信号を発生す
る。
【００２３】一方、アービタ３８は、アドレスデコーダ
３６（図３）からのＣＰＵメモリリクエスト信号を監視
することにより、ＣＰＵがメモリへのアクセスを要求し
ているか否かを判断する。そして、ＣＰＵがメモリへの
アクセスを要求し、かつアドレスセレクタ４０がアドレ
スカウンタ３４からのアドレスデータをメモリに与える
よう切り換えられているときは、ＣＰＵに対してウェイ
ト信号を与えて、ＣＰＵをウェイト状態にする。
【００２４】ここで、図３を参照して、アドレスデコー
ダ３６には、ＣＰＵアドレスバスとリード信号線とライ
ト信号線とが接続され、ＣＰＵからのアドレスデータと
ＣＰＵからのリード信号とＣＰＵからのライト信号とが
与えられる。ＣＰＵは、所定の大きさのメモリ空間を有
し、このメモリ空間内の所定のアドレスに上述のメモ
リ，可変長ビットデータ処理スタート，第３レジスタ２
２および有効ビット数レジスタ２８等が割り当てられて
いる。アドレスデコーダ３６は、常に、ＣＰＵからのア
ドレスデータ，リード信号およびライト信号を監視し、
ＣＰＵがメモリの割り当てられているアドレスをアクセ
スし、かつリード信号あるいはライト信号を出力してい
るときは、ＣＰＵメモリリクエスト信号を発生する。ま
た、アドレスデコーダ３６は、ＣＰＵが可変長ビットデ
ータ処理をスタートさせるためのアドレスをアクセスし
かつライト信号を出力しているときは、可変長ビットデ
ータ処理回路１０に可変長ビットデータ処理をスタート
させるためのＶＢＣスタート信号を発生する。また、ア
ドレスデコーダ３６は、ＣＰＵがアドレスカウンタの割
り当てられているアドレスをアクセスしかつライト信号
を出力しているときは、初期アドレスライトクロックを
発生する。さらに、アドレスデコーダ３６は、ＣＰＵが
第３レジスタの割り当てられているアドレスをアクセス
しかつリード信号を出力しているときは、ＣＰＵリード
信号を発生する。また、アドレスデコーダ３６はＣＰＵ
が有効ビット数レジスタ２８の割り当てられているアド
レスをアクセスしかつライト信号を出力しているとき
は、有効ビット数ライトクロック信号を発生する。
【００２５】図４および図５を参照して、図１実施例の
動作を説明する。なお、図１実施例は、実際には、ハー
ドウェアで構成されているが、図４および図５のフロー
図のように動作する。したがって、図４および図５フロ
ー図に従って動作するマイクロコンピュータによって図
１回路が代替されてもよい。図４のステップＳ１からス
テップＳ７までは、初期設定動作である。すなわち、Ｃ
ＰＵかつしたがってアドレスデコーダ３６（図３）から
のＶＢＣスタート信号に応答してタイミング発生器１８
がイネーブルされ、ステップＳ１において、タイミング
信号発生器１８は、ＶＢＣリクエスト信号を出力する。
なお、アドレスデコーダ３６は、上述のようにＣＰＵか
ら所定のアドレスデータが出力されたとき、ＶＢＣスタ
ート信号を出力する。このとき、ＣＰＵは、同時に、メ
モリアドレスカウンタ３４（図１）に対してメモリリー
ドアドレスをセットする。応じて、ステップＳ２におい
て、メモリ（図示せず）からメモリデータが読み出さ
れ、メモリデータライトクロックに応じてそのメモリデ
ータが、第１レジスタ１２にビット並列にロードされ
る。そして、メモリデータライトクロックに応じて、ア
ドレスカウンタ３４がインクリメントされる。なお、メ
モリ（図示せず）には、可変ビット長データ、すなわ
ち、有効ビット数が変化するデータが効率よく（余白な
しに）アドレス順次にストアされている。タイミング発
生器１８は、このメモリデータライトクロックをカウン
トして、次のステップＳ３において、再びＶＢＣリクエ
スト信号を発生する。したがって、次のステップＳ４に
おいて、メモリ（図示せず）のインクリメントされたア
ドレスからのメモリデータがビット並列に第１レジスタ
１２にロードされるとともに、タイミング発生器１８か
らのセレクト信号が「１」であるため、第１レジスタ１
２のデータがセレクタ１４を介して、ビット並列に第２
レジスタ２０にロードされる。タイミング発生器１８
は、メモリデータライトクロックをさらにカウントし
て、次のステップＳ５において、再びＶＢＣリクエスト
信号を発生する。したがって、次のステップＳ６におい
て、メモリ（図示せず）からのメモリデータがビット並
列に第１レジスタ１２にロードされるとともに、タイミ
ング発生器１８からのセレクト信号が「１」であるた
め、第１レジスタ１２のデータがセレクタ１４を介し
て、ビット並列に第２レジスタ２０にロードされる。タ
イミング発生器１８からのイニシャルフラグが減算器３
０に与えられ、減算器３０から「１６」、すなわち「０
０００」がバレルシフタ１６に与えられる。第２レジス
タ２０のデータはバレルシフタ１６を介して第３レジス
タ２２にロードされる。イニシャルカウンタ２６は、こ
こまでに３つのメモリデータライトクロックをカウント
しているので、次のステップＳ７では、イニシャルエン
ド信号を出力し、タイミング発生器１８に与える。した
がって、タイミング発生器１８は、初期設定動作を終え
る。
【００２６】このようにして、図６に示すように、第１
レジスタ１２，第２レジスタ２０および第３レジスタ２
２に、それぞれ、データがロードされる。第３レジスタ
２２には、最下位ビットから順に、１６ビットのデータ
a0,a1,a2,a3,a4,b0,b1,b2,b3,b4,b5,b6,c0,c1,c2,c3 が
ロードされ、第２レジスタ２０には、最下位ビットから
順に、１６ビットのデータ c4,c5,c6,c7,c8,c9,c10,
c11,c12,c13,d0,d1,d2,d3,d4,d5がロードされ、第１レ
ジスタ１２には、最下位ビットから順に、１６ビットの
データd6,e0,f0,f1,f2,f3,f4,f5,f6,f7,f8,f9,f10,g0,g
1,g2がロードされた状態を考える。アルファベットａ，
ｂ，ｃ，…がそれぞれ異なるデータを示し、データａの
有効ビット数は５ビット、データｂの有効ビット数は７
ビット、データｃの有効ビット数は１４ビット、データ
ｄの有効ビット数は７ビット、データｅの有効ビット数
は１ビット、データｆの有効ビット数は１１ビット、そ
してデータｇの有効ビット数は未定である。
【００２７】次のステップＳ８において、ＣＰＵ（図示
せず）は第３レジスタ２２から有効データにa0-a4 をリ
ードする。ステップＳ９で、ＣＰＵライトデータとし
て、データａの有効ビット数である「５」がＣＰＵから
出力される。応じて、アドレスデコーダ３６（図３）か
ら有効ビット数ライトクロックが出力されるので、有効
ビット数レジスタ２８に、「５」のデータが書き込まれ
る。
【００２８】次のステップＳ１０において、減算器３０
が「残ビット数−有効ビット数」の演算を実行する。こ
こで、残ビット数とは、第２レジスタ２０に保持されて
いるデータのうち、バレルシフトの結果生じた「０」以
外のデータ、たとえば、図６におけるc4-c13およびd0-d
6 の１６ビットのデータあるいは図７におけるc9-c13お
よびd0-d5 の１１ビットのデータを意味する。図６の例
では、第２レジスタ２０の残ビット数は「１６」である
ため、ステップＳ１０の減算結果は「１６−５＝１１」
で正となり、ステップＳ１０では「ＹＥＳ」と判断され
る。減算器３０からは、このとき、バレルシフタ１６に
おけるシフト量として有効ビット数である「５」をバレ
ルシフタ１６に指示する。したがって、次のステップＳ
１１において、有効ビット数「５」だけバレルシフトし
たデータを第２レジスタ２０および第３レジスタ２２に
ロードする。その結果が、図７に示される。図７では、
第１レジスタ１２のデータはそのまま変化せず、第３レ
ジスタ２２に保持されていた５ビットのデータａが第３
レジスタ２２から押し出される。したがって、第３レジ
スタ２２には、１６ビットのデータ b0,b1,b2,b3,b4,
b5,b6,c0,c1,c2,c3,c4,c5,c6,c7,c8が保持される。な
お、減算器３０からのボロー信号もゼロ信号もともに
「０」であるので、タイミング発生器１８からは「０」
のセレクト信号が出力される。応じて、セレクタ１４は
バレルシフタ１６からのデータを選択する。したがっ
て、第２レジスタ２０には１１ビットのデータc9,c10,c
11,c12,c13,d0,d1,d2,d3,d4,d5と５ビットの「０」が保
持される。「０」は、バレルシフタ１６によって第２レ
ジスタ２０のデータを５ビットバレルシフトした結果、
第２レジスタ２０に書き込まれる。
【００２９】図７の状態において、第３レジスタ２２の
データｂの有効ビット数は「７」であり、第２レジスタ
２０の残ビット数は「１１」である。したがって、ここ
で再び、ステップＳ８からステップＳ１１が繰り返し実
行される。その結果、図８に示すように、第３レジスタ
２２からは７ビットのデータｂが排出され、データｂは
ＣＰＵリードデータとして取り込まれる。そして、第３
レジスタ２２には、１６ビットのデータc0,c1,c2,c3,
c4,c5,c6,c7,c8,c9,c10,c11,c12,c13,d0,d1 が保持さ
れ、第２レジスタ２０には、４ビットのデータd2,d3,
d4,d5 と１２ビットの「０」が保持される。先に５ビッ
トの「０」があり、かつ新たに７ビットのバレルシフト
が行われるのであるから、この段階で第２レジスタ２０
の「０」は１２ビットになる。
【００３０】図８の状態において、第３レジスタ２２の
データｃの有効ビット数は「１４」であり、第２レジス
タ２０の残ビット数は「４」である。したがって、減算
器３０の減算の結果は「４−１４＝−１０」となり、ボ
ロー信号が出力され、ステップＳ１０では「ＮＯ」と判
断される。そのため、プロセスは図５のステップＳ１２
に進み、このステップＳ１２において、「残ビット数−
有効ビット数」の減算結果が「０」であるかどうかを判
断する。上述の例では、減算結果は「−１０」であるた
め、このステップＳ１２では「ＮＯ」と判断され、した
がって、プロセスはステップＳ１３に進む。
【００３１】ボロー信号に応じて、タイミング発生器１
８は「０」のセレクト信号を出力する。また、減算器３
０からは、減算結果が負になったので、シフト量とし
て、残ビット数である「４」をバレルシフタ１６に与え
る。したがって、ステップＳ１３では、図９に示すよう
に、まず、第２レジスタ２０および第３レジスタ２２の
データを４ビットバレルシフトし、それを第２レジスタ
２０および第３レジスタ２２にロードする。このとき、
バレルシフタ１６の下位１６ビットのデータは、c4,c5,
c6,c7,c8,c9,c10,c11,c12,c13,d0,d1,d2,d3,d4,d5 とな
り、上位１６ビットは全て「０」になる。ここで、次に
タイミング発生器１８からの「１」のセレクト信号に応
答して、セレクタ１４が第１レジスタ１２のデータを選
択しているため、第２レジスタ２０には第１レジスタ１
２のデータがビット並列でロードされ、第２レジスタ２
０は１６ビットのデータd6,e0,f0,f1,f2,f3,f4,f5,f6,f
7,f8,f9,f10,g0,g1,g2が保持される。
【００３２】次のステップＳ１４では、減算器３０から
「有効ビット数−残ビット数」のシフト量がバレルシフ
タ１６に指示される。図８の状態では、第３レジスタ２
２の有効ビット数は「１４」であり、第２レジスタ２０
の残ビット数は「４」である。したがって、このときの
シフト量は「１０」である。したがって、ステップＳ１
４において、第２レジスタ２０および第３レジスタ２２
のデータをバレルシフタ１６によって１０ビットバレル
シフトしたデータを第２レジスタ２０および第３レジス
タ２２にセレクタ１４を通してロードする。その結果、
第３レジスタ２２には、１６ビットのデータd0,d1,d2,d
3,d4,d5,d6,e0,f0,f1,f2,f3,f4,f5,f6,f 7 が保持され、
第２レジスタ２０には６ビットのデータf8,f9,f10,g0,g
1,g2と１０ビットの「０」とが保持される。
【００３３】次のステップＳ１５においてタイミング発
生器１８からＶＢＣリクエスト信号が出力され、応じ
て、メモリ（図示せず）から次のメモリデータが読み出
される。したがって、ステップＳ１６では、図１０に示
すように、メモリデータが第１レジスタ１２にビット並
列にロードされ、第１レジスタ１２には１６ビットのデ
ータ g3,g4,g5,g6,g7,h0,h1,h2,h3,h4,h5,h6,h7,h8,h9,
h10 が保持される。
【００３４】なお、タイミング発生器１８は、メモリか
ら第１レジスタ１２にデータをロードする毎に、メモリ
アドレスカウンタ３４をインクリメントするため、可変
長ビットデータ列をメモリ内にアドレス順にストアして
おくだけで、それぞれの可変長ビットデータは自動的に
順次メモリから第１レジスタ１２へロードされる。再び
ステップＳ１２が実行されると、図９の状態では、第３
レジスタ２２のデータｄの有効ビット数は「７」で残ビ
ット数は「４」であり、その結果、ステップＳ１３から
ステップＳ１６が実行される。すなわち、ステップＳ１
３を経て、図１０に示すように、第３レジスタ２２には
１６ビットのデータd6,e0,f0,f1,f2,f3,f4,f5,f6,f7,
f8,f9,f10,g0,g1,g2,g3 が保持され、第２レジスタ２０
には１６ビットのデータg3,g4,g5,g6,g7, h0,h1,h2,h3,
h4,h5,h6,h7,h8,h9,h10 が保持される。同時に、７ビッ
トのデータｄがＣＰＵリードデータとして取り込まれ
る。その後のステップＳ１５およびステップＳ１６を経
て、図１０に示すように、第３レジスタ２２には１６ビ
ットのデータ e0,f0,f1,f2,f3,f4,f5,f6,f7,g0,g1,g2が
保持され、第２レジスタ２０には、１５ビットのデータ
g4,g5,g6,g7,h0,h1,前h2,h3,h4,h5,h6,h7,h8,h9,h10 と
１ビットの「０」が保持され、第１レジスタ１２にはメ
モリ（図示せず）からメモリデータh11,h12,h13,h14,h
15,i0,i1,i2,i 3,i4,i5,i6,i7,i8,i9,j0がロードされ
る。
【００３５】図１０の状態では、第３レジスタ２２のデ
ータｅの有効ビット数は「１」であり、残ビット数は
「１５」であるので、次に実行されるステップＳ１０で
「ＹＥＳ」と判断され、再び、ステップＳ１１が実行さ
れる。その結果、図１１に示すように、第３レジスタ２
２には１６ビットのデータf0,f1,f2,f3,f4,f5,f6,f7,
g0,g1,g2,g3,g4が保持され、第２レジスタ２０には、１
４ビットのデータ g5,g6,g 7,h0,h1,h2,h3,h4,h5,h6,h7,
h8,h9,h10 と２ビットの「０」が保持される。
【００３６】図１１の状態では、第３レジスタ２２のデ
ータｆの有効ビット数は「１１」であり、残ビット数は
「１４」であるので、次に実行されるステップＳ１０で
「ＹＥＳ」と判断され、再び、ステップＳ１１が実行さ
れる。その結果、図１２に示すように、第３レジスタ２
２には１６ビットのデータg0,g1,g2,g3,g4,g5,g6,g
7,h0,h1,h2,h3,h4,h5,h6,h7 が保持され、第２レジスタ
２０には、３ビットのデータh8,h9,h10 と１３ビットの
「０」が保持される。このとき、第１レジスタ１２のデ
ータはh11,h12,h13,h14,h15,i0,i1,i2,i3,i4,i5,i6,i7,
i8,i9,j0で不変である。
【００３７】図１２の状態では、第３レジスタ２２のデ
ータｇの有効ビット数は「８」であり、残ビット数は
「３」であるため、次に実行されるステップＳ１０およ
びステップＳ１２でともに、「ＮＯ」と判断される。そ
のため、ステップＳ１３からステップＳ１６までが再び
実行される。その結果が図１３に示される。図１３の状
態において、第３レジスタ２２のデータｈの有効ビット
数は「１６」であり、第２レジスタ２０の残ビット数は
「１１」である。したがって、減算器３０の減算の結果
は「１１−１６＝−５」となり、ボロー信号が出力さ
れ、ステップＳ１０では「ＮＯ」と判断される。そのた
め、ステップＳ１２において、「残ビット数−有効ビッ
ト数」の減算結果が「０」であるかどうかを判断する。
上述の例では、減算結果は「−５」であるため、このス
テップＳ１２では「ＮＯ」と判断され、したがって、プ
ロセスはステップＳ１３に進む。
【００３８】ボロー信号に応じて、タイミング発生器１
８は「０」のセレクト信号を出力する。また、減算器３
０からは、減算結果が負になったので、シフト量とし
て、残ビット数である「１１」をバレルシフタ１６に与
える。したがって、ステップＳ１３では、図１４に示す
ように、まず、第２レジスタ２０および第３レジスタ２
２のデータを１１ビットバレルシフトし、それを第２レ
ジスタ２０および第３レジスタ２２にロードする。この
とき、バレルシフタ１６の下位１６ビットのデータは、
h11,h12,h13,h14,h15,i0,i1,i2,i3,i4,i5,i6,i7,i8,i9,
j0となり、上位１６ビットのデータは全て「０」とな
る。ここで、次にタイミング発生器１８からの「１」の
セレクト信号に応答して、セレクタ１４が第１レジスタ
１２のデータを選択するため、第２レジスタ２０には第
１レジスタ１２のデータがビット並列でロードされ、第
２レジスタ２０には１６ビットのデータj1,j2,j3,j4,
j5,j6,j7,j8,k0,k1,k2,k3,k4,k5,k6,k7 が保持される。
【００３９】次のステップＳ１４では、減算器３０から
「有効ビット数−残ビット数」のシフト量がバレルシフ
タ１６に指示される。図１４の状態では、第３レジスタ
２２の有効ビット数は「１６」であり、第２レジスタ２
０の残ビット数は「１１」である。したがって、このと
きのシフト量は「５」である。したがって、ステップＳ
１４において、第２レジスタ２０および第３レジスタ２
２のデータをバレルシフタ１６によって５ビットバレル
シフトしたデータを第２レジスタ２０および第３レジス
タ２２にセレクタ１４を通してロードする。その結果、
第３レジスタ２２には、１６ビットのデータi0,i1,i2,i
3,i4,i5,i6,i7,i8,i9,j0,j1,j2,j3,j4,j 5 が保持され、
第２レジスタ２０には１１ビットのデータj6,j7,j8,k0,
k1,k2,k3,k4,k5,k6,k7と５ビットの「０」とが保持され
る。
【００４０】次のステップＳ１５においてタイミング発
生器１８からＶＢＣリクエスト信号が出力され、応じ
て、メモリ（図示せず）から次のメモリデータが読み出
される。したがって、ステップＳ１６では、図１５に示
すように、メモリデータが第１レジスタ１２にビット並
列にロードされ、第１レジスタ１２には１６ビットのデ
ータl0,l1,l2,l3,l4,m0,m1,n0,n1,n2,s0,s1,s2,s3,s4,s
5 が保持される。
【００４１】図１４の状態において、第３レジスタ２２
のデータｉの有効ビット数は「１０」であり、第２レジ
スタ２０の残ビット数は「１１」である。したがって、
減算器３０の減算の結果は「１１−１０＝１」となり、
ステップＳ１０では「ＹＥＳ」と判断される。減算器３
０からは、このとき、バレルシフタ１６におけるシフト
量として有効ビット数である「１０」をバレルシフタ１
６に指示する。したがって、次のステップＳ１１におい
て、有効ビット数「１０」だけバレルシフトしたデータ
を第２レジスタ２０および第３レジスタ２２にロードす
る。その結果が、図１５に示される。図１５では、第１
レジスタ１２のデータはそのまま変化せず、第３レジス
タ２２に保持されていた１０ビットのデータｉが第３レ
ジスタ２２から押し出される。したがって、第３レジス
タ２２には、１６ビットのデータj0,j1,j2,j3,j4,j5,
j6,j7,j8,k0,k1,k2,k3,k4,k5,k6が保持される。なお、
減算器３０からのボロー信号もゼロ信号もともに「０」
であるので、タイミング発生器１８からは「０」のセレ
クト信号が出力される。応じて、セレクタ１４はバレル
シフタ１６からのデータを選択する。したがって、第２
レジスタ２０には１ビットのデータk7と１５ビットの
「０」が保持される。「０」は、バレルシフタ１６によ
って第２レジスタ２０のデータを１０ビットバレルシフ
トした結果、第２レジスタ２０に書き込まれる。
【００４２】図１５の状態において、第３レジスタ２２
のデータｊの有効ビット数は「９」であり、第２レジス
タ２０の残ビット数は「１」である。したがって、減算
器３０の減算の結果は「１−９＝−８」となり、ボロー
信号が出力され、ステップＳ１０では「ＮＯ」と判断さ
れる。そのため、ステップＳ１２において、「残ビット
数−有効ビット数」の減算結果が「０」であるかどうか
を判断する。上述の例では、減算結果は「−８」である
ため、このステップＳ１２では「ＮＯ」と判断され、し
たがって、プロセスはステップＳ１３に進む。
【００４３】ボロー信号に応じて、タイミング発生器１
８は「０」のセレクト信号を出力する。また、減算器３
０からは、減算結果が負になったので、シフト量とし
て、残ビット数である「１」をバレルシフタ１６に与え
る。したがって、ステップＳ１３では、図１６に示すよ
うに、まず、第２レジスタ２０および第３レジスタ２２
のデータを１ビットバレルシフトし、それを第２レジス
タ２０および第３レジスタ２２にロードする。このと
き、バレルシフタ１６の下位１６ビットのデータは、
j1,j2,j3,j4,j5,j6,j7,j8,k0,k1,k2,k3,k4,k5,k6,k7 と
なり、上位１６ビットは全て「０」になる。ここで、次
にタイミング発生器１８からの「１」のセレクト信号に
応答して、セレクタ１４が第１レジスタ１２のデータを
選択するため、第２レジスタ２０には第１レジスタ１２
のデータがビット並列でロードされ、第２レジスタ２０
は１６ビットのデータ l0,l1,l2,l3,l4,m0,m1,n0,n1,
n2,s0,s1,s 2,s3,s4,s5が保持される。
【００４４】次のステップＳ１４では、減算器３０から
「有効ビット数−残ビット数」のシフト量がバレルシフ
タ１６に指示される。図１５の状態では、第３レジスタ
２２の有効ビット数は「９」であり、第２レジスタ２０
の残ビット数は「１」である。したがって、このときの
シフト量は「８」である。したがって、ステップＳ１４
において、第２レジスタ２０および第３レジスタ２２の
データをバレルシフタ１６によって８ビットバレルシフ
トしたデータを第２レジスタ２０および第３レジスタ２
２にセレクタ１４を通してロードする。その結果、第３
レジスタ２２に保持されていた９ビットのデータｊが第
３レジスタ２２から押し出される。そして、図１６に示
すように、第３レジスタ２２には、１６ビットのデータ
k0,k1,k2,k3,k4,k5,k6,k7,l0,l1,l2,l3,l4,m0,m1,n0 が
保持され、第２レジスタ２０には８ビットのデータn1,n
2,s0,s1,s2,s3,s4,s5 と８ビットの「０」とが保持され
る。
【００４５】次のステップＳ１５においてタイミング発
生器１８からＶＢＣリクエスト信号が出力され、応じ
て、メモリ（図示せず）から次のメモリデータが読み出
される。したがって、ステップＳ１６では、図１７に示
すように、メモリデータが第１レジスタ１２にビット並
列にロードされ、第１レジスタ１２は１６ビットのデー
タs6,s7,s8,s9,s10,s11,s12,s13,t0,t1,u0,u1,u2,u3,
u4,u5 が保持される。
【００４６】再びステップＳ１２が実行されると、図１
６の状態では、第３レジスタ２２のデータｋの有効ビッ
ト数は「８」で残ビット数は「８」であり、その結果、
図５のステップＳ１７からステップＳ１９が実行され
る。まず、ステップＳ１７において、タイミング発生器
１８からの「１」のセレクト信号に応答して、セレクタ
１４が第１レジスタ１２のデータを選択しているため、
第２レジスタ２０には第１レジスタ１２のデータがビッ
ト並列でロードされ、第２レジスタ２０には１６ビット
のデータs6,s7,s8,s9,s10,s11,s12,s13,t0,t 1,u0,u1,
u2,u3,u4,u5 が保持される。それとともに、減算器３０
から有効ビット数に相当するシフト量がバレルシフタ１
６に指示される。図１６の状態では、第３レジスタ２２
の有効ビット数は「８」である。したがって、このとき
のシフト量は「８」である。したがって、ステップＳ１
７において、第２レジスタ２０および第３レジスタ２２
のデータをバレルシフタ１６によって８ビットバレルシ
フトしたデータを第２レジスタ２０および第３レジスタ
２２にセレクタ１４を通してロードする。その結果、第
３レジスタ２２に保持されていた８ビットのデータｋが
第３レジスタ２２から押し出される。そして、図１７に
示すように、第３レジスタ２２には、１６ビットのデー
タl0,l1,l2,l3,l4,m0,m1,n0,n1,n2,s0,s1,s2,s3,s4,s5
が保持され、第２レジスタ２０には１６ビットのデータ
s6,s7,s8,s9,s10,s11,s12,s13,t0,t1,u0,u1,u2,u3,u4,u
5 が保持される。
【００４７】次のステップＳ１８においてタイミング発
生器１８からＶＢＣリクエスト信号が出力され、応じ
て、メモリ（図示せず）から次のメモリデータが読み出
される。したがって、ステップＳ１９では、図１８に示
すように、メモリデータが第１レジスタ１２にビット並
列にロードされ、第１レジスタ１２には１６ビットのデ
ータu6,u7,v0,v1,v2,v3,v4,w0,w1,w2,w3,w4,w5,w6,w7,x
0 が保持される。
【００４８】図１７の状態において、第３レジスタ２２
のデータｌの有効ビット数は「５」であり、第２レジス
タ２０の残ビット数は「１６」である。したがって、減
算器３０の減算の結果は「１６−５＝１１」となり、ス
テップＳ１０では「ＹＥＳ」と判断される。減算器３０
からは、このとき、バレルシフタ１６におけるシフト量
として有効ビット数である「５」をバレルシフタ１６に
指示する。したがって、次のステップＳ１１において、
有効ビット数「５」だけバレルシフトしたデータを第２
レジスタ２０および第３レジスタ２２にロードする。そ
の結果が、図１８の上部で示される。この状態では、第
１レジスタ１２のデータはそのまま変化せず、第３レジ
スタ２２に保持されていた５ビットのデータｌが第３レ
ジスタ２２から押し出される。したがって、第３レジス
タ２２には、１６ビットのデータm0,m1,n0,n1,n2,s0,
s1,s2,s3,s4,s5,s6,s7,s8,s9,s10 が保持される。な
お、減算器３０からのボロー信号もゼロ信号もともに
「０」であるので、タイミング発生器１８からは「０」
のセレクト信号が出力される。応じて、セレクタ１４は
バレルシフタ１６からのデータを選択する。したがっ
て、第２レジスタ２０には１１ビットのデータs11,s12,
s13,t0,t1,u0,u1,u2,u3,u4,u5 と５ビットの「０」が保
持される。「０」は、バレルシフタ１６によって第２レ
ジスタ２０のデータを１０ビットバレルシフトした結
果、第２レジスタ２０に書き込まれる。
【００４９】図１８の上部の状態において、第３レジス
タ２２のデータｍの有効ビット数は「２」であり、第２
レジスタ２０の残ビット数は「１１」である。したがっ
て、減算器３０の減算の結果は「１１−２＝９」とな
り、ステップＳ１０では「ＹＥＳ」と判断される。減算
器３０からは、このとき、バレルシフタ１６におけるシ
フト量として有効ビット数である「２」をバレルシフタ
１６に指示する。したがって、次のステップＳ１１にお
いて、有効ビット数「２」だけバレルシフトしたデータ
を第２レジスタ２０および第３レジスタ２２にロードす
る。その結果が、図１８の下部に示される。図１８の下
部では、第１レジスタ１２のデータはそのまま変化せ
ず、第３レジスタ２２に保持されていた２ビットのデー
タｍが第３レジスタ２２から押し出される。したがっ
て、第３レジスタ２２には、１６ビットのデータ n0,
n1,n2,s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12 が
保持される。なお、減算器３０からのボロー信号もゼロ
信号もともに「０」であるので、タイミング発生器１８
からは「０」のセレクト信号が出力される。応じて、セ
レクタ１４はバレルシフタ１６からのデータを選択す
る。したがって、第２レジスタ２０には９ビットのデー
タs13,t0,t1,u0,u1,u2,u3,u4,u5 と７ビットの「０」が
保持される。「０」は、バレルシフタ１６によって第２
レジスタ２０のデータを１０ビットバレルシフトした結
果、第２レジスタ２０に書き込まれる。
【００５０】このようにして、上述の実施例によれば、
最大２回のバレルシフト動作を実行するだけで第３レジ
スタ２２から有効データが取り出される。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例のバレルシフタを詳細に示すブロッ
ク図である。
【図３】図１実施例のアドレスデコーダを示すブロック
図である。
【図４】図１実施例の動作を示すフロー図である。
【図５】図１実施例の動作を示すフロー図である。
【図６】図１実施例の動作を示す各レジスタの状態を示
す図解図である。
【図７】図１実施例の動作を示す各レジスタの状態を示
す図解図である。
【図８】図１実施例の動作を示す各レジスタの状態を示
す図解図である。
【図９】図１実施例の動作を示す各レジスタの状態を示
す図解図である。
【図１０】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１１】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１２】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１３】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１４】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１５】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１６】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１７】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【図１８】図１実施例の動作を示す各レジスタの状態を
示す図解図である。
【符号の説明】
１０ …可変長ビットデータ処理回路 １２ …第１レジスタ １４ …セレクタ １６ …バレルシフタ ２０ …第２レジスタ ２２ …第３レジスタ ３０ …減算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺川 英明 兵庫県川西市中央町３番６号 株式会社ク リエイティブ・デザイン内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ビット並列に与えられるデータを保持する
    １ワードの第１レジスタ、 前記第１レジスタからのデータをビット並列に受ける１
    ワードの第２レジスタ、 可変長ビットデータが取り出される１ワードの第３レジ
    スタ、 有効ビット数と前記第２レジスタに保持されたデータの
    残ビット数とを比較して前記有効ビット数が前記残ビッ
    ト数より大きいとき第１信号を出力する比較手段、 前記比較手段から前記第１信号が出力されたとき、前記
    第２レジスタおよび前記第３レジスタから前記残ビット
    数だけバレルシフトしたデータを前記第３レジスタへロ
    ードする第１バレルシフト手段、 前記比較手段から前記第１信号が出力されたとき、前記
    第１レジスタのデータを前記第２レジスタにビット並列
    でロードするロード手段、および前記ロード手段によっ
    て前記第２レジスタに前記第１レジスタのデータをロー
    ドした後、前記有効ビット数と前記残ビット数との差の
    ビット数だけバレルシフトした前記第２レジスタおよび
    前記第３レジスタのデータを前記第２レジスタおよび前
    記第３レジスタにロードする第２バレルシフト手段を備
    える、可変長ビットデータ処理回路。
  2. 【請求項２】前記比較手段は前記有効ビット数と前記残
    ビット数とが等しいとき第２の信号を出力し、 前記比較手段から前記第２信号が出力されたとき、前記
    残ビット数だけバレルシフトした前記第２レジスタおよ
    び前記第３レジスタのデータを前記第３レジスタにロー
    ドする第３バレルシフト手段、および前記比較手段から
    前記第２信号が出力されたとき、前記第１レジスタのデ
    ータを前記第２レジスタにビット並列でロードするロー
    ド手段を備える、請求項１記載の可変長ビットデータ処
    理回路。
  3. 【請求項３】前記比較手段は前記残ビット数が前記有効
    ビット数より大きいとき第３信号を出力し、 前記比較手段から前記第３信号が出力されたとき、前記
    第２レジスタおよび前記第３レジスタのデータを前記有
    効ビット数だけバレルシフトして前記第２レジスタおよ
    び前記第３レジスタにロードする第４バレルシフト手段
    を備える、請求項１または２記載の可変長ビットデータ
    処理回路。
  4. 【請求項４】ビット並列に与えられるデータを保持する
    １ワードの第１レジスタ、前記第１レジスタからのデー
    タをビット並列に受ける１ワードの第２レジスタ、およ
    び可変長ビットデータが取り出される１ワードの第３レ
    ジスタを備える可変長ビットデータ処理回路における処
    理方法であって、 有効ビット数が前記第２レジスタに保持されたデータの
    残ビット数より大きいとき、(a) 前記第２レジスタおよ
    び前記第３レジスタから前記残ビット数だけバレルシフ
    トしたデータを前記第３レジスタへロードし、(b) 前記
    第１レジスタのデータを前記第２レジスタにビット並列
    でロードし、そして(c) 前記第２レジスタおよび前記第
    ３レジスタのデータを前記有効ビット数と前記残ビット
    数との差のビット数だけバレルシフトして前記第２レジ
    スタおよび前記第３レジスタにロードする、処理方法。
  5. 【請求項５】前記有効ビット数と前記残ビット数とが等
    しいとき、(d) 前記残ビット数だけバレルシフトした前
    記第２レジスタおよび前記第３レジスタのデータを前記
    第２レジスタおよび前記第３レジスタにロードし、そし
    て(e) 前記第１レジスタのデータを前記第２レジスタに
    ビット並列でロードする、請求項４記載の処理方法。
  6. 【請求項６】前記残ビット数が前記有効ビット数より大
    きいとき、(f) 前記第２レジスタおよび前記第３レジス
    タのデータを前記有効ビット数だけバレルシフトして前
    記第２レジスタおよび前記第３レジスタにロードする、
    請求項４または５記載の処理方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4129280B2 (ja) * 2004-09-14 2008-08-06 松下電器産業株式会社 バレルシフト装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6175386A (ja) * 1984-09-20 1986-04-17 ダイキン工業株式会社 ビツトマツプデイスプレイ装置のデ−タシフト回路
JP3013381B2 (ja) * 1990-03-28 2000-02-28 ソニー株式会社 可変長データの復号装置
US5173695A (en) * 1990-06-29 1992-12-22 Bell Communications Research, Inc. High-speed flexible variable-length-code decoder
JPH04107013A (ja) * 1990-08-28 1992-04-08 Ricoh Co Ltd 可変長符号の符号化回路
US5245338A (en) * 1992-06-04 1993-09-14 Bell Communications Research, Inc. High-speed variable-length decoder
US5343195A (en) * 1992-12-18 1994-08-30 Thomson Consumer Electronics, Inc. Variable length codeword decoding apparatus
DE69416773T2 (de) * 1993-09-23 1999-10-21 Lg Electronics Inc., Seoul/Soul Variabler Längen-Kodieren und variabler Längen-Dekodierer

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