JPH0328089B2 - - Google Patents
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- Publication number
- JPH0328089B2 JPH0328089B2 JP56012961A JP1296181A JPH0328089B2 JP H0328089 B2 JPH0328089 B2 JP H0328089B2 JP 56012961 A JP56012961 A JP 56012961A JP 1296181 A JP1296181 A JP 1296181A JP H0328089 B2 JPH0328089 B2 JP H0328089B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- transistors
- circuit
- constant current
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、スリー・ステート回路に関し、特に
バイポーラ出力のスリー・ステート回路に関する
ものである。
バイポーラ出力のスリー・ステート回路に関する
ものである。
３つの電位レベル状態を切り換えるスリー・ス
テート回路としては、従来、CMOSを使用した
ものが一般的に知られている。
テート回路としては、従来、CMOSを使用した
ものが一般的に知られている。
通常、スリー・ステート回路では、レベル状態
を切り換えるためのスイツチング速度が問題とな
る場合には、回路が複雑となる。しかし、スイツ
チング速度があまり問題にならない場合も多く、
このような場合には簡単な回路構成のスリー・ス
テート回路の方が価格、IC化、消費電力の点で
望ましい。
を切り換えるためのスイツチング速度が問題とな
る場合には、回路が複雑となる。しかし、スイツ
チング速度があまり問題にならない場合も多く、
このような場合には簡単な回路構成のスリー・ス
テート回路の方が価格、IC化、消費電力の点で
望ましい。
本発明の目的は、このような問題を解決するた
め、素子数が少なく、回路構成が簡単で、スイツ
チング速度が問題とならない場合に使用できるス
リー・ステート回路を提供することにある。
め、素子数が少なく、回路構成が簡単で、スイツ
チング速度が問題とならない場合に使用できるス
リー・ステート回路を提供することにある。
本発明ではリニアICと共存できるIILのスリ
ー・ステート回路を与える。IIL（Integrated
Injection Logic）は、スイツチ回路の負荷とし
て相補形トランジスタを用いたもので、論理振幅
に対する電源電圧の使用効率が高く、かつ回路構
成が簡単なため、電力遅延時間積が小さく、また
素子構造も単純なため、LSI化に適している。
ー・ステート回路を与える。IIL（Integrated
Injection Logic）は、スイツチ回路の負荷とし
て相補形トランジスタを用いたもので、論理振幅
に対する電源電圧の使用効率が高く、かつ回路構
成が簡単なため、電力遅延時間積が小さく、また
素子構造も単純なため、LSI化に適している。
本発明では、第１図に示すように、定電流トラ
ンジスタTr10と出力トランジスタ１のトーテム
ポール回路において、両端子AB間に高インピー
タンスを得るために、両トランジスタTr10，Tr1
のベース・エミツタ間を両ベースに接続された各
トランジスタQ1，Q3によりシヨートして、定電
流をカツトさせるとともに、出力トランジスタ
Tr1のベース・エミツタ間電圧をカツトさせるこ
とによつて、バイポーラのスリー・ステート回路
を構成している。すなわち、ハイレベルもしくは
ローレベルの駆動信号DRVを与えることにより、
出力トランジスタTr1のコレクタに接続された出
力端子OUTを“０”レベルと“１”レベルにす
る他、上記のように定電流トランジスタTr10と
出力トランジスタTr1のベース・エミツタ間電圧
をカツトして、出力端子OUTを高インピーダン
スにし、フローテイングである第３のレベルとす
る。
ンジスタTr10と出力トランジスタ１のトーテム
ポール回路において、両端子AB間に高インピー
タンスを得るために、両トランジスタTr10，Tr1
のベース・エミツタ間を両ベースに接続された各
トランジスタQ1，Q3によりシヨートして、定電
流をカツトさせるとともに、出力トランジスタ
Tr1のベース・エミツタ間電圧をカツトさせるこ
とによつて、バイポーラのスリー・ステート回路
を構成している。すなわち、ハイレベルもしくは
ローレベルの駆動信号DRVを与えることにより、
出力トランジスタTr1のコレクタに接続された出
力端子OUTを“０”レベルと“１”レベルにす
る他、上記のように定電流トランジスタTr10と
出力トランジスタTr1のベース・エミツタ間電圧
をカツトして、出力端子OUTを高インピーダン
スにし、フローテイングである第３のレベルとす
る。
第２図は、本発明の実施例を示すIIL・ICのス
リー・ステート回路の構成図である。
リー・ステート回路の構成図である。
Tr11，Tr12…は定電流用トランジスタ、Tr1，
Tr2…は出力トランジスタ、Q1，Q2，Q3，Q4…
はスリー・ステートをするためのベース・エミツ
タ間短絡用のトランジスタ、Ｐは定電流源トラン
ジスタ駆動回路、I2Lはスリー・ステート信号入
力用IILである。スリー・ステート信号入力用IIL
は、複数個が並列に配置されている。
Tr2…は出力トランジスタ、Q1，Q2，Q3，Q4…
はスリー・ステートをするためのベース・エミツ
タ間短絡用のトランジスタ、Ｐは定電流源トラン
ジスタ駆動回路、I2Lはスリー・ステート信号入
力用IILである。スリー・ステート信号入力用IIL
は、複数個が並列に配置されている。
各出力OUT１，２，３，…に第１のレベルを
与えるためには、各入力IN１，２，３，…に高
電位を加えて、出力トランジスタTr1，2…をオン
にし、出力OUT１，２，３，…にほゞ両トラン
ジスタTr1，Tr2のエミツタ電位を出力する。ま
た、各出力OUT１，２，３，…に第２のレベル
を与えるためには、各入力IN１，２，３，…に
低電位を加えて、出力トランジスタTr1，2，…を
オフにし、出力OUT１，２，３，…にほゞ定電
流トランジスタTr11，Tr12…のエミツタ電位を
出力する。
与えるためには、各入力IN１，２，３，…に高
電位を加えて、出力トランジスタTr1，2…をオン
にし、出力OUT１，２，３，…にほゞ両トラン
ジスタTr1，Tr2のエミツタ電位を出力する。ま
た、各出力OUT１，２，３，…に第２のレベル
を与えるためには、各入力IN１，２，３，…に
低電位を加えて、出力トランジスタTr1，2，…を
オフにし、出力OUT１，２，３，…にほゞ定電
流トランジスタTr11，Tr12…のエミツタ電位を
出力する。
次に、各出力OUT１，２，３，…にフローテ
イングである第３のレベルを与えるためには、ス
リー・ステート信号（3State Sig）を複数個の
IILに加え、インバータQ2を各々介してトランジ
スタQ1，Q3，Q4，…のベースに伝達せしめる。
これらのトランジスタQ1，Q2，Q4は、これによ
りオンとなり、定電流用トランジスタTr1，Tr2，
…および出力トランジスタTr1，Tr2，…をオフ
にし、出力OUT１，２，…を高インピーダンス
にする。
イングである第３のレベルを与えるためには、ス
リー・ステート信号（3State Sig）を複数個の
IILに加え、インバータQ2を各々介してトランジ
スタQ1，Q3，Q4，…のベースに伝達せしめる。
これらのトランジスタQ1，Q2，Q4は、これによ
りオンとなり、定電流用トランジスタTr1，Tr2，
…および出力トランジスタTr1，Tr2，…をオフ
にし、出力OUT１，２，…を高インピーダンス
にする。
この回路では、スリー・ステートの信号経路に
ラテラルPNP（コレクタがアースされないPNP）
を使用しているため、スイツチング・スピードは
遅い。
ラテラルPNP（コレクタがアースされないPNP）
を使用しているため、スイツチング・スピードは
遅い。
実験では、８ビツトADコンバータに使用した
が、スイツチング・スピードは２〜4μSと遅かつ
た。
が、スイツチング・スピードは２〜4μSと遅かつ
た。
しかし、低速用途としては、これで十分であ
る。
る。
以上説明したように、本発明によれば、素子数
が少なく、簡単な回路構成でスリー・ステート回
路が実現できるので、スイツチング速度が遅くて
よい場合、例えばマイクロ・コンピユータのイン
タフエース用にすれば、きわめて有益である。
が少なく、簡単な回路構成でスリー・ステート回
路が実現できるので、スイツチング速度が遅くて
よい場合、例えばマイクロ・コンピユータのイン
タフエース用にすれば、きわめて有益である。
第１図は本発明の原理図、第２図は本発明の実
施例を示すスリー・ステート回路の構成図であ
る。 Tr10，Tr11，Tr12…定電流用トランジスタ、
Tr1，Tr2，…出力トランジスタ、Q1，Q2，Q3，
Q4…ベース・エミツタ間短絡用トランジスタ、
OUT１，OUT２…出力端子。
施例を示すスリー・ステート回路の構成図であ
る。 Tr10，Tr11，Tr12…定電流用トランジスタ、
Tr1，Tr2，…出力トランジスタ、Q1，Q2，Q3，
Q4…ベース・エミツタ間短絡用トランジスタ、
OUT１，OUT２…出力端子。
Claims (1)
- １ 定電流用トランジスタTr10のコレクタと出
力トランジスタTr1のコレクタとを接続し、前記
二つのトランジスタのコレクタに接続された出力
端子を具備したトーテムポール回路を有し、前記
定電流用トランジスタのベース・エミツタ間を短
絡させる第一のトランジスタQ1と、前記出力ト
ランジスタのベース・エミツタ間を短絡させる第
二のトランジスタQ3を設けたスリー・ステート
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012961A JPS57129029A (en) | 1981-02-02 | 1981-02-02 | Three-state circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012961A JPS57129029A (en) | 1981-02-02 | 1981-02-02 | Three-state circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129029A JPS57129029A (en) | 1982-08-10 |
| JPH0328089B2 true JPH0328089B2 (ja) | 1991-04-18 |
Family
ID=11819846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56012961A Granted JPS57129029A (en) | 1981-02-02 | 1981-02-02 | Three-state circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57129029A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2128432B (en) * | 1982-09-28 | 1986-07-30 | Monolithic Memories Inc | Improvements in or relating to a tri-state output circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111746A (en) * | 1978-02-22 | 1979-09-01 | Fujitsu Ltd | Logic output circuit |
-
1981
- 1981-02-02 JP JP56012961A patent/JPS57129029A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57129029A (en) | 1982-08-10 |
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