JPH0431443B2 - - Google Patents
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- JPH0431443B2 JPH0431443B2 JP60113651A JP11365185A JPH0431443B2 JP H0431443 B2 JPH0431443 B2 JP H0431443B2 JP 60113651 A JP60113651 A JP 60113651A JP 11365185 A JP11365185 A JP 11365185A JP H0431443 B2 JPH0431443 B2 JP H0431443B2
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- bipolar transistor
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Power Engineering (AREA)
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- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、バイポーラCMOS（相補型金属酸
化膜半導体）混載型の集積回路上に設けられる３
ステート・ドライバ回路に関する。
化膜半導体）混載型の集積回路上に設けられる３
ステート・ドライバ回路に関する。
［発明の技術的背景］
従来、CMOS型の３ステート・ドライバ回路
は、例えば第７図に示すように構成されている。
すなわち、入力データ信号Ｄは、インバータ１１
により反転された後、ノア回路１２およびナンド
回路１３の一方の入力端に供給される。上記ナン
ド回路１３の他方の入力端には制御信号ENが供
給され、上記ノア回路１２の他方の入力端にはこ
の制御信号ENがインバータ１４を介して供給さ
れる。上記ノア回路１２の出力は、インバータ１
５により反転されて、一端が電源VDDに接続され
たＰチヤネル型のMOSトランジスタ１６のゲー
トに供給される。また、上記ナンド回路１３の出
力は、インバータ１７により反転され、上記
MOSトランジスタ１６の他端と接地点間に接続
されたＮチヤネル型のMOSトランジスタ１８の
ゲートに供給される。そして、上記MOSトラン
ジスタ１６と１８との接続点から出力信号OUT
を得るようになつている。なお、上記最終段の
MOSトランジスタ１６，１８は、大容量の負荷
をドライブするために、Ｗ／Ｌ（Ｗ：ゲート幅、
Ｌ：ゲート長）が大きく設定されている。
は、例えば第７図に示すように構成されている。
すなわち、入力データ信号Ｄは、インバータ１１
により反転された後、ノア回路１２およびナンド
回路１３の一方の入力端に供給される。上記ナン
ド回路１３の他方の入力端には制御信号ENが供
給され、上記ノア回路１２の他方の入力端にはこ
の制御信号ENがインバータ１４を介して供給さ
れる。上記ノア回路１２の出力は、インバータ１
５により反転されて、一端が電源VDDに接続され
たＰチヤネル型のMOSトランジスタ１６のゲー
トに供給される。また、上記ナンド回路１３の出
力は、インバータ１７により反転され、上記
MOSトランジスタ１６の他端と接地点間に接続
されたＮチヤネル型のMOSトランジスタ１８の
ゲートに供給される。そして、上記MOSトラン
ジスタ１６と１８との接続点から出力信号OUT
を得るようになつている。なお、上記最終段の
MOSトランジスタ１６，１８は、大容量の負荷
をドライブするために、Ｗ／Ｌ（Ｗ：ゲート幅、
Ｌ：ゲート長）が大きく設定されている。
次に、上記のような構成において動作を説明す
る。制御信号ENがハイレベルの時、上記ノア回
路１２およびナンド回路１３の出力は、入力デー
タ信号Ｄに対しては単なるインバータと同じにな
るため、この回路はドライバとして動作する。一
方、制御信号ENがローレベルの時には、ノア回
路１２はローレベルを出力するためMOSトラン
ジスタ１６はオフ状態、ナンド回路１３はハイレ
ベルを出力するためMOSトランジスタ１８もオ
フ状態となり、出力端はハイインピーダンス状態
となる。
る。制御信号ENがハイレベルの時、上記ノア回
路１２およびナンド回路１３の出力は、入力デー
タ信号Ｄに対しては単なるインバータと同じにな
るため、この回路はドライバとして動作する。一
方、制御信号ENがローレベルの時には、ノア回
路１２はローレベルを出力するためMOSトラン
ジスタ１６はオフ状態、ナンド回路１３はハイレ
ベルを出力するためMOSトランジスタ１８もオ
フ状態となり、出力端はハイインピーダンス状態
となる。
第８図ａ，ｂおよび第９図ａ，ｂはそれぞれ、
前記第７図の回路をドライバとして動作させた時
のシユミレーシヨン結果を示している。ここで、
各回路を構成するＮチヤネル型のMOSトランジ
スタのゲート長はＬ＝1.2μｍ、Ｐチヤネル型の
MOSトランジスタはＬ＝1.5μｍであり、各MOS
トランジスタのゲート幅Ｗは以下に示すように設
定している。
前記第７図の回路をドライバとして動作させた時
のシユミレーシヨン結果を示している。ここで、
各回路を構成するＮチヤネル型のMOSトランジ
スタのゲート長はＬ＝1.2μｍ、Ｐチヤネル型の
MOSトランジスタはＬ＝1.5μｍであり、各MOS
トランジスタのゲート幅Ｗは以下に示すように設
定している。
インバータ１１，１４…Wp／Wn＝4.5／３
ノア回路１２…Wp／Wn＝９／６
ナンド回路…Wp／Wn＝６／４
インバータ１５…Wp／Wn＝27／18
インバータ１７…Wp／Wn＝18／12
MOSトランジスタ１６…Wp＝202
MOSトランジスタ１８…Wn＝135
なお、WpはＰチヤネル型のMOSトランジスタ
のゲート幅であり、WnはＮチヤネル型のMOSト
ランジスタのゲート幅である。また、各ゲート幅
Ｗの単位はμｍである。
のゲート幅であり、WnはＮチヤネル型のMOSト
ランジスタのゲート幅である。また、各ゲート幅
Ｗの単位はμｍである。
前記第７図の回路の出力端に5.0pFの容量性負
荷を接続したときのドライバ回路による出力遅延
は、第８図ｂおよび第４図ｂに示すように、立ち
上がりが2.5nS、立ち下がりが3.2nSとなつてい
る。第８図ａ、第９図ａにはMOSトランジスタ
１６，１８に流れる電流を示しているが、貫通電
流はごく僅かであることが見て取れる。なお、第
８図ａ，ｂおよび第９図ａ，ｂにおいて、一点鎖
線２１は入力データ信号Ｄの波形、破線２２は出
力信号OUTの波形、一点鎖線２３はMOSトラン
ジスタ１８のドレイン電流、破線１６はMOSト
ランジスタ１６のドレイン電流である。
荷を接続したときのドライバ回路による出力遅延
は、第８図ｂおよび第４図ｂに示すように、立ち
上がりが2.5nS、立ち下がりが3.2nSとなつてい
る。第８図ａ、第９図ａにはMOSトランジスタ
１６，１８に流れる電流を示しているが、貫通電
流はごく僅かであることが見て取れる。なお、第
８図ａ，ｂおよび第９図ａ，ｂにおいて、一点鎖
線２１は入力データ信号Ｄの波形、破線２２は出
力信号OUTの波形、一点鎖線２３はMOSトラン
ジスタ１８のドレイン電流、破線１６はMOSト
ランジスタ１６のドレイン電流である。
［背景技術の問題点］
しかし、上述した従来のCMOS型の３ステー
ト・ドライバ回路は、大きな負荷ドライブ能力を
得るためには、最終段にゲート幅の大きなMOS
トランジスタを必要とし、また、それに合わせて
他のインバータ、ノア回路、ナンド回路等のデイ
メンジヨンを大きく設定する必要があり、パター
ン面積が大きくなる欠点があつた。
ト・ドライバ回路は、大きな負荷ドライブ能力を
得るためには、最終段にゲート幅の大きなMOS
トランジスタを必要とし、また、それに合わせて
他のインバータ、ノア回路、ナンド回路等のデイ
メンジヨンを大きく設定する必要があり、パター
ン面積が大きくなる欠点があつた。
［発明の目的］
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、パターン面積
を増大させることなく、大きな駆動能力が得られ
る３ステート・ドライバ回路を提供することであ
る。
もので、その目的とするところは、パターン面積
を増大させることなく、大きな駆動能力が得られ
る３ステート・ドライバ回路を提供することであ
る。
［発明の概要］
すなわち、この発明においては、上記の目的を
達成するために、バイポーラCMOS混載型集積
回路で利用可能なバイポーラトランジスタを利用
して３ステート・ドライバ回路を構成したもの
で、コレクタが電源に接続される第１バイポーラ
トランジスタと、この第１バイポーラトランジス
タのエミツタにコレクタが接続されエミツタが接
地点に接続される第２バイポーラトランジスタ
と、上記第１バイポーラトランジスタのコレクタ
に一端が接続されデータ入力信号が供給される第
１インバータの出力で導通制御される第１導電型
の第1MOSトランジスタと、この第1MOSトラン
ジスタの他端と上記第１バイポーラトランジスタ
のベース間に接続され制御信号が供給される第２
インバータの出力で導通制御される第１導電型の
第2MOSトランジスタと、上記第１バイポーラト
ランジスタのベースと接地点間の接続され上記第
１インバータの出力で導通制御される第２導電型
の第3MOSトランジスタと、一端が上記第２バイ
ポーラトランジスタのコレクタに接続され上記第
１インバータの出力で導通制御される第２導電型
の第4MOSトランジスタと、上記第4MOSトラン
ジスタの他端と上記第２バイポーラトランジスタ
のベース間に接続され制御信号で導通制御される
第２導電型の第5MOSトランジスタと、上記第１
バイポーラトランジスタのベースと接地点間に接
続され上記第２、第3MOSトランジスタの接続点
の電位で導通制御される第２導電型の第6MOSト
ランジスタとによつて３ステート・ドライバ回路
を構成し、前記第１、第２バイポーラトランジス
タの接続点から出力を得ようにしている。
達成するために、バイポーラCMOS混載型集積
回路で利用可能なバイポーラトランジスタを利用
して３ステート・ドライバ回路を構成したもの
で、コレクタが電源に接続される第１バイポーラ
トランジスタと、この第１バイポーラトランジス
タのエミツタにコレクタが接続されエミツタが接
地点に接続される第２バイポーラトランジスタ
と、上記第１バイポーラトランジスタのコレクタ
に一端が接続されデータ入力信号が供給される第
１インバータの出力で導通制御される第１導電型
の第1MOSトランジスタと、この第1MOSトラン
ジスタの他端と上記第１バイポーラトランジスタ
のベース間に接続され制御信号が供給される第２
インバータの出力で導通制御される第１導電型の
第2MOSトランジスタと、上記第１バイポーラト
ランジスタのベースと接地点間の接続され上記第
１インバータの出力で導通制御される第２導電型
の第3MOSトランジスタと、一端が上記第２バイ
ポーラトランジスタのコレクタに接続され上記第
１インバータの出力で導通制御される第２導電型
の第4MOSトランジスタと、上記第4MOSトラン
ジスタの他端と上記第２バイポーラトランジスタ
のベース間に接続され制御信号で導通制御される
第２導電型の第5MOSトランジスタと、上記第１
バイポーラトランジスタのベースと接地点間に接
続され上記第２、第3MOSトランジスタの接続点
の電位で導通制御される第２導電型の第6MOSト
ランジスタとによつて３ステート・ドライバ回路
を構成し、前記第１、第２バイポーラトランジス
タの接続点から出力を得ようにしている。
［発明の実施例］
以下、この発明の一実施例について図面を参照
して説明する。第１図に示す３ステート・ドライ
バ回路は、バイポーラCMSO混載型の集積回路
上に形成されるもので、電源VDDが供給される電
源端子３１には、NPN型の第１バイポーラトラ
ンジスタ３２のコレクタが接続される。このバイ
ポーラトランジスタ３２のエミツタと接地点間に
は、NPN型の第２バイポーラトランジスタ３３
のコレクタ、エミツタがそれぞれ接続される。上
記バイポーラトランジスタ３２のコレクタ、ベー
ス間には、Ｐチヤネル型（第１導電型）の第１、
第2MOSトランジスタ３４，３５が直列接続され
る。
して説明する。第１図に示す３ステート・ドライ
バ回路は、バイポーラCMSO混載型の集積回路
上に形成されるもので、電源VDDが供給される電
源端子３１には、NPN型の第１バイポーラトラ
ンジスタ３２のコレクタが接続される。このバイ
ポーラトランジスタ３２のエミツタと接地点間に
は、NPN型の第２バイポーラトランジスタ３３
のコレクタ、エミツタがそれぞれ接続される。上
記バイポーラトランジスタ３２のコレクタ、ベー
ス間には、Ｐチヤネル型（第１導電型）の第１、
第2MOSトランジスタ３４，３５が直列接続され
る。
上記MOSトランジスタ３４のゲートには、入
力データ信号Ｄが供給される第１のインバータ３
６の出力端が接続され、上記MOSトランジスタ
３５のゲートには制御信号ENが供給される第２
のインバータ３７の出力端が接続される。また、
上記バイポーラトランジスタ３２のベースと接地
点間には、Ｎチヤネル型（第２導電型）の第
3MOSトランジスタ３８が接続され、このMOS
トランジスタ３８のゲートには上記インバータ３
６の出力端が接続される。一方、前記バイポーラ
トランジスタ３３のコレクタ、ベース間には、Ｎ
チヤネル型の第４、第5MOSトランジスタ３９，
４０が直列接続される。上記MOSトランジスタ
３９のゲートには、前記インバータ３６の出力端
が接続され、上記MOSトランジスタ４０のゲー
トには、制御信号ENが供給される。そして、上
記バイポーラトランジスタ３３のベースと接地点
間にはＮチヤネル型の第6MOSトランジスタ４１
が接続され、このMOSトランジスタ４１のゲー
トには前記MOSトランジスタ３５と３８との接
続点が接続されて成る。
力データ信号Ｄが供給される第１のインバータ３
６の出力端が接続され、上記MOSトランジスタ
３５のゲートには制御信号ENが供給される第２
のインバータ３７の出力端が接続される。また、
上記バイポーラトランジスタ３２のベースと接地
点間には、Ｎチヤネル型（第２導電型）の第
3MOSトランジスタ３８が接続され、このMOS
トランジスタ３８のゲートには上記インバータ３
６の出力端が接続される。一方、前記バイポーラ
トランジスタ３３のコレクタ、ベース間には、Ｎ
チヤネル型の第４、第5MOSトランジスタ３９，
４０が直列接続される。上記MOSトランジスタ
３９のゲートには、前記インバータ３６の出力端
が接続され、上記MOSトランジスタ４０のゲー
トには、制御信号ENが供給される。そして、上
記バイポーラトランジスタ３３のベースと接地点
間にはＮチヤネル型の第6MOSトランジスタ４１
が接続され、このMOSトランジスタ４１のゲー
トには前記MOSトランジスタ３５と３８との接
続点が接続されて成る。
次に、上記のような構成において動作を説明す
る。制御信号ENがハイレベルのとき、バイポー
ラトランジスタ３２，３３の導通および排導通状
態は、入力データ信号Ｄのレベルによつて制御さ
れる。すなわち、入力データ信号Ｄがハイレベル
のときは、MOSトランジスタ３４のゲートにロ
ーレベルの信号が入力されるためこのMOSトラ
ンジスタ３４はオン状態となる。この時、制御信
号ENのハイレベルによりMOSトランジスタ３５
のゲートにもローベレルの信号が供給されるた
め、MOSトランジスタ３５もオン状態となり、
バイポーラトランジスタ３２のベースに電流が供
給されてこのバイポーラトランジスタ３２がオン
状態となる。この時、MOSトランジスタ３９に
もローレベルが印加され、MOSトランジスタ３
９はオフ状態となる。従つて、バイポーラトラン
ジスタ３３はオフ状態となる。上記バイポーラト
ランジスタ３２のオン状態、３３のオフ状態によ
り出力端子に接続された負荷が充電されると、出
力信号OUTがハイレベルとなる。これによつて
バイポーラトランジスタ３３のベース電位が上昇
するが、MOSトランジスタ４１がオン状態とな
つているため、バイポーラトランジスタ３３のオ
フ状態は維持される。
る。制御信号ENがハイレベルのとき、バイポー
ラトランジスタ３２，３３の導通および排導通状
態は、入力データ信号Ｄのレベルによつて制御さ
れる。すなわち、入力データ信号Ｄがハイレベル
のときは、MOSトランジスタ３４のゲートにロ
ーレベルの信号が入力されるためこのMOSトラ
ンジスタ３４はオン状態となる。この時、制御信
号ENのハイレベルによりMOSトランジスタ３５
のゲートにもローベレルの信号が供給されるた
め、MOSトランジスタ３５もオン状態となり、
バイポーラトランジスタ３２のベースに電流が供
給されてこのバイポーラトランジスタ３２がオン
状態となる。この時、MOSトランジスタ３９に
もローレベルが印加され、MOSトランジスタ３
９はオフ状態となる。従つて、バイポーラトラン
ジスタ３３はオフ状態となる。上記バイポーラト
ランジスタ３２のオン状態、３３のオフ状態によ
り出力端子に接続された負荷が充電されると、出
力信号OUTがハイレベルとなる。これによつて
バイポーラトランジスタ３３のベース電位が上昇
するが、MOSトランジスタ４１がオン状態とな
つているため、バイポーラトランジスタ３３のオ
フ状態は維持される。
一方、入力データ信号Ｄがローレベルのとき
は、MOSトランジスタ３９がオン状態となるた
め（このときMOSトランジスタ４０は制御信号
ENのハイレベルによりオンしている）、バイポ
ーラトランジスタ３３にベース電流が供給されて
このバイポーラトランジスタ３３がオン状態とな
る。この時、MOSトランジスタ３４はオフ状態、
MOSトランジスタ３８はオン状態となり、バイ
ポーラトランジスタ３２のベースを接地電位に制
定するため、バイポーラトランジスタ３２は完全
なオフ状態となる。よつて、出力端子に接続され
た負荷の電荷はバイポーラトランジスタ３３によ
り放電される。
は、MOSトランジスタ３９がオン状態となるた
め（このときMOSトランジスタ４０は制御信号
ENのハイレベルによりオンしている）、バイポ
ーラトランジスタ３３にベース電流が供給されて
このバイポーラトランジスタ３３がオン状態とな
る。この時、MOSトランジスタ３４はオフ状態、
MOSトランジスタ３８はオン状態となり、バイ
ポーラトランジスタ３２のベースを接地電位に制
定するため、バイポーラトランジスタ３２は完全
なオフ状態となる。よつて、出力端子に接続され
た負荷の電荷はバイポーラトランジスタ３３によ
り放電される。
また、制御信号ENがローレベルのときは、
MOSトランジスタ３５，４０がオフ状態となる
ため、バイポーラトランジスタ３２，３３はオフ
状態となり、出力端子はハイインピーダンス状態
となる。
MOSトランジスタ３５，４０がオフ状態となる
ため、バイポーラトランジスタ３２，３３はオフ
状態となり、出力端子はハイインピーダンス状態
となる。
第２図ａ，ｂないし第５図ａ，ｂはそれぞれ、
前記第１図の回路のシユミレーシヨン結果を示し
ている。ここでは、各Ｎチヤネル型のMOSトラ
ンジスタのゲート長がＬ＝1.2μｍ、Ｐチヤネル型
のMOSトランジスタのゲート長をＬ＝1.5μｍと
している。また、ゲート幅Ｗは、 MOSトランジスタ３９，４０…Wn＝10 MOSトランジスタ３４，３５…Wp＝10 MOSトランジスタ４１…Wn＝３ MOSトランジスタ３８…Wn＝６ インバータ３６…Wp／Wn＝4.5／３ インバータ３７…Wp／Wn＝10／10 なお、バイポーラトランジスタ３２，３３のβF
＝85に設定している。
前記第１図の回路のシユミレーシヨン結果を示し
ている。ここでは、各Ｎチヤネル型のMOSトラ
ンジスタのゲート長がＬ＝1.2μｍ、Ｐチヤネル型
のMOSトランジスタのゲート長をＬ＝1.5μｍと
している。また、ゲート幅Ｗは、 MOSトランジスタ３９，４０…Wn＝10 MOSトランジスタ３４，３５…Wp＝10 MOSトランジスタ４１…Wn＝３ MOSトランジスタ３８…Wn＝６ インバータ３６…Wp／Wn＝4.5／３ インバータ３７…Wp／Wn＝10／10 なお、バイポーラトランジスタ３２，３３のβF
＝85に設定している。
出力端子に5.0pFの容量性負荷を接続したとき
の、各バイポーラトランジスタ３２，３３に流れ
る電流は、第２図ａ、第３図ａに示すようにな
り、入力波形に対する応答波形は、第２図ｂ、第
３図ｂに示すようになつた。立ち上がりおよび立
ち下がり共に遅延時間は3.2nSとなつている。こ
の時の貫通電流は、バイポーラトランジスタ３
２，３３が同時にオン状態となる期間がないた
め、図示するように無視し得る程度となつてい
る。
の、各バイポーラトランジスタ３２，３３に流れ
る電流は、第２図ａ、第３図ａに示すようにな
り、入力波形に対する応答波形は、第２図ｂ、第
３図ｂに示すようになつた。立ち上がりおよび立
ち下がり共に遅延時間は3.2nSとなつている。こ
の時の貫通電流は、バイポーラトランジスタ３
２，３３が同時にオン状態となる期間がないた
め、図示するように無視し得る程度となつてい
る。
なお、第２図ａ，ｂおよび第３図ａ，ｂにおい
て、一点鎖線５１は入力データ信号Ｄの波形、破
線５２は出力信号OUTの波形、二点鎖線５３は
バイポーラトランジスタ３３のベース電位、破線
５４はバイポーラトランジスタ３２のベース電
位、一点鎖線５５はバイポーラトランジスタ３３
のエミツタ電流、破線５６はバイポーラトランジ
スタ３２のエミツタ電流である。
て、一点鎖線５１は入力データ信号Ｄの波形、破
線５２は出力信号OUTの波形、二点鎖線５３は
バイポーラトランジスタ３３のベース電位、破線
５４はバイポーラトランジスタ３２のベース電
位、一点鎖線５５はバイポーラトランジスタ３３
のエミツタ電流、破線５６はバイポーラトランジ
スタ３２のエミツタ電流である。
第４図ａ，ｂおよび第５図ａ，ｂは、制御信号
ENをローレベルに設定したときのシユミレーシ
ヨン結果を示している。ここで示しているのはハ
イインピーダンスに設定された出力端子を別のイ
ンバータで駆動したときの電流波形と応答波形で
ある。第４図ａ，ｂは、入力データ信号Ｄがロー
レベル、第５図ａ，ｂは入力データ信号Ｄがハイ
レベルの場合である。これらの図から出力端子が
ハイインピーダンスであることが確認される。
ENをローレベルに設定したときのシユミレーシ
ヨン結果を示している。ここで示しているのはハ
イインピーダンスに設定された出力端子を別のイ
ンバータで駆動したときの電流波形と応答波形で
ある。第４図ａ，ｂは、入力データ信号Ｄがロー
レベル、第５図ａ，ｂは入力データ信号Ｄがハイ
レベルの場合である。これらの図から出力端子が
ハイインピーダンスであることが確認される。
なお、第４図ａ，ｂおよび第５図ａ，ｂにおい
て、一点鎖線６１は出力端を駆動するインバータ
の入力波形、破線６２は出力端子の波形、二点鎖
線６３はバイポーラトランジスタ３３のベース電
位、破線６４はバイポーラトランジスタ３２のベ
ース電位、一点鎖線６５はバイポーラトランジス
タ３３のエミツタ電流、破線６６はバイポーラト
ランジスタ３２のエミツタ電流である。
て、一点鎖線６１は出力端を駆動するインバータ
の入力波形、破線６２は出力端子の波形、二点鎖
線６３はバイポーラトランジスタ３３のベース電
位、破線６４はバイポーラトランジスタ３２のベ
ース電位、一点鎖線６５はバイポーラトランジス
タ３３のエミツタ電流、破線６６はバイポーラト
ランジスタ３２のエミツタ電流である。
このような構成によれば、出力段に大きな駆動
能力を有するバイポーラトランジスタ３２，３３
を用いたので、比較的小さなパターン面積であり
ながら大きな駆動能力が得られる。また、前記第
７図の回路では18個のMOSトランジスタを必要
としたのに対し、前記第１図の回路では12個のト
ランジスタで済む。しかも個々のトランジスタの
寸法も小さくて良いので、回路全体のパターン面
積は約1/2程度にすることができる。
能力を有するバイポーラトランジスタ３２，３３
を用いたので、比較的小さなパターン面積であり
ながら大きな駆動能力が得られる。また、前記第
７図の回路では18個のMOSトランジスタを必要
としたのに対し、前記第１図の回路では12個のト
ランジスタで済む。しかも個々のトランジスタの
寸法も小さくて良いので、回路全体のパターン面
積は約1/2程度にすることができる。
第６図はこの発明の他の実施例を示している。
図において、前記第１図と同一構成部分には同じ
符号を付してその詳細な説明は省略する。すなわ
ち、前記第１図におけるバイポーラトランジスタ
３２，３３のベースと接地点間にそれぞれ、Ｎチ
ヤネル型の第７、第8MOSトランジスタ４２，４
３を設けたもので、これらMOSトランジスタ４
２，４３を制御信号ENが供給されるインバータ
３７の出力で導通制御するようにしている。
図において、前記第１図と同一構成部分には同じ
符号を付してその詳細な説明は省略する。すなわ
ち、前記第１図におけるバイポーラトランジスタ
３２，３３のベースと接地点間にそれぞれ、Ｎチ
ヤネル型の第７、第8MOSトランジスタ４２，４
３を設けたもので、これらMOSトランジスタ４
２，４３を制御信号ENが供給されるインバータ
３７の出力で導通制御するようにしている。
このような構成によれば、制御信号ENのロー
レベル時にこれらMOSトランジスタ４２，４３
がオン状態となり、バイポーラトランジスタ３
２，３３のベースを接地点に接続して確実にオフ
状態とし、出力端子を完全なハイインピーダンス
状態に設定することができる。
レベル時にこれらMOSトランジスタ４２，４３
がオン状態となり、バイポーラトランジスタ３
２，３３のベースを接地点に接続して確実にオフ
状態とし、出力端子を完全なハイインピーダンス
状態に設定することができる。
［発明の効果］
以上説明したようにこの発明によれば、パター
ン面積を増大させることなく、大きな駆動能力が
得られる３ステート・ドライブ回路が得られる。
ン面積を増大させることなく、大きな駆動能力が
得られる３ステート・ドライブ回路が得られる。
第１図はこの発明の一実施例に係わる３ステー
ト・ドライブ回路を示す図、第２図ないし第５図
はそれぞれ上記第１図の回路の動作を説明するた
めの波形時、第６図はこの発明の他の実施例を説
明するための回路図、第７図は従来の３ステー
ト・ドライバ回路を示す図、第８図および第９図
はそれぞれ上記第７図の回路の動作を説明するた
めの波形図である。 ３２，３３……バイポーラトランジスタ、３
４，３５，３８，３９，４０，４１，４２，４３
……MOSトランジスタ、３６，３７……インバ
ータ、VDD……電源、Ｄ……入力データ信号、
EN……制御信号、OUT……出力信号。
ト・ドライブ回路を示す図、第２図ないし第５図
はそれぞれ上記第１図の回路の動作を説明するた
めの波形時、第６図はこの発明の他の実施例を説
明するための回路図、第７図は従来の３ステー
ト・ドライバ回路を示す図、第８図および第９図
はそれぞれ上記第７図の回路の動作を説明するた
めの波形図である。 ３２，３３……バイポーラトランジスタ、３
４，３５，３８，３９，４０，４１，４２，４３
……MOSトランジスタ、３６，３７……インバ
ータ、VDD……電源、Ｄ……入力データ信号、
EN……制御信号、OUT……出力信号。
Claims (1)
- 【特許請求の範囲】 １ コレクタが電源に接続される第１バイポーラ
トランジスタと、この第１バイポーラトランジス
タのエミツタにコレクタが接続されエミツタが接
地点に接続される第２バイポーラトランジスタ
と、上記第１バイポーラトランジスタのコレクタ
に一端が接続され入力データ信号が供給される第
１インバータの出力で導通制御される第１導電型
の第1MOSトランジスタと、この第1MOSトラン
ジスタの他端と上記第１バイポーラトランジスタ
のベース間に接続され制御信号が供給される第２
インバータの出力で導通制御される第１導電型の
第2MOSトランジスタと、上記第１バイポーラト
ランジスタのベースと接地点間に接続され上記第
１インバータの出力で導通制御される第２導電型
の第3MOSトランジスタと、一端が上記第２バイ
ポーラトランジスタのコレクタに接続され上記第
１インバータの出力で導通制御される第２導電型
の第4MOSトランジスタと、上記第4MOSトラン
ジスタの他端と上記第２バイポーラトランジスタ
のベース間に接続され制御信号で導通制御される
第２導電型の第5MOSトランジスタと、上記第１
バイポーラトランジスタのベースと接地点間に接
続され上記第２、第3MOSトランジスタの接続点
の電位で導通制御される第２導電型の第6MOSト
ランジスタとを具備し、前記第１、第２バイポー
ラトランジスタの接続点から出力を得ることを特
徴とする３ステート・ドライバ回路。 ２ 前記第１バイポーラトランジスタのベースと
接地点間に接続され前記第２インバータの出力で
導通制御される第２導電型の第7MOSトランジス
タと、前記第２バイポーラトランジスタのベース
と接地点間に接続され前記第２インバータの出力
で導通制御される第２導電型の第8MOSトランジ
スタとをさらに具備してなることを特徴とする特
許請求の範囲第１項記載の３ステート・ドライバ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113651A JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113651A JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270916A JPS61270916A (ja) | 1986-12-01 |
| JPH0431443B2 true JPH0431443B2 (ja) | 1992-05-26 |
Family
ID=14617669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113651A Granted JPS61270916A (ja) | 1985-05-27 | 1985-05-27 | ３ステ−ト・ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270916A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105707B2 (ja) * | 1985-07-31 | 1995-11-13 | 株式会社日立製作所 | ３ステ−ト回路 |
| JPH01288108A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | トライステート出力回路 |
| KR930004353B1 (ko) * | 1990-04-26 | 1993-05-26 | 한국전기통신공사 | BiCMOS의 제삼상태 출력회로 |
| JP2864771B2 (ja) * | 1991-03-06 | 1999-03-08 | 松下電器産業株式会社 | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696530A (en) * | 1980-12-15 | 1981-08-04 | Hitachi Ltd | Driving circuit of tri-state type |
| JPS5928726A (ja) * | 1982-08-11 | 1984-02-15 | Hitachi Ltd | 半導体集積回路 |
| JPS5998656U (ja) * | 1982-12-22 | 1984-07-04 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1985
- 1985-05-27 JP JP60113651A patent/JPS61270916A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61270916A (ja) | 1986-12-01 |
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