JPH03283081A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03283081A JPH03283081A JP2080616A JP8061690A JPH03283081A JP H03283081 A JPH03283081 A JP H03283081A JP 2080616 A JP2080616 A JP 2080616A JP 8061690 A JP8061690 A JP 8061690A JP H03283081 A JPH03283081 A JP H03283081A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に大容量多大出
端子を有する半導体記憶装置において、１つの周期中で
各々の入出力端子を異なるモード（入カモード或いは出
力モード）で使用することができるようにした半導体記
憶装置に関する。
端子を有する半導体記憶装置において、１つの周期中で
各々の入出力端子を異なるモード（入カモード或いは出
力モード）で使用することができるようにした半導体記
憶装置に関する。
［従来の技術］
第４図は例えば４つのデータ入出力端子を有する４メガ
ビ９．トのメモリ容量を有するＤＲＡＭを用いた従来の
半導体記憶装置を示すブロック図である。
ビ９．トのメモリ容量を有するＤＲＡＭを用いた従来の
半導体記憶装置を示すブロック図である。
第４図において、（１）はメモリセル、（２）はセンス
ｌ）フレッシュ増幅器及びＩ１０コントロール回路、（
３）はロー（ＲＯＷＩ テコータ、（４）はコラム（Ｃ
ＯＬＵＭｌｉ）デコータ、（５）はロー及びコラムアド
レスバッファ、（６）はクロック発生器、（７）はアン
ド回路、（８）はテータインハソファ、（９）はテタア
ウトハソファ、（１０）はアドレス入力信号Ａ。〜Ａ８
が入力されるアドレス入力端子、（１１）はデータ入出
力信号ＤＱ、〜ＤＱ、か入出力されるデータ入出力端子
、（１２）はコラムアドレスストローブ入力信号ＣＡＳ
が供給される入力端子、（１３）はローアトレスストロ
ーブ入力信号ＰＡＳか供給される入力端子、（１４）は
書込みコントロール入力信号Ｗが供給される入力端子、
（１５）は出力イネーブル入力出力ＯＥが供給される入
力端子、（１６）は電源電圧Ｖｃｃか印加される電源端
子、（１７）は接地電圧Ｖｓｓが印加される接地端子で
ある。
ｌ）フレッシュ増幅器及びＩ１０コントロール回路、（
３）はロー（ＲＯＷＩ テコータ、（４）はコラム（Ｃ
ＯＬＵＭｌｉ）デコータ、（５）はロー及びコラムアド
レスバッファ、（６）はクロック発生器、（７）はアン
ド回路、（８）はテータインハソファ、（９）はテタア
ウトハソファ、（１０）はアドレス入力信号Ａ。〜Ａ８
が入力されるアドレス入力端子、（１１）はデータ入出
力信号ＤＱ、〜ＤＱ、か入出力されるデータ入出力端子
、（１２）はコラムアドレスストローブ入力信号ＣＡＳ
が供給される入力端子、（１３）はローアトレスストロ
ーブ入力信号ＰＡＳか供給される入力端子、（１４）は
書込みコントロール入力信号Ｗが供給される入力端子、
（１５）は出力イネーブル入力出力ＯＥが供給される入
力端子、（１６）は電源電圧Ｖｃｃか印加される電源端
子、（１７）は接地電圧Ｖｓｓが印加される接地端子で
ある。
第５図は動作モードがＲＭＷ （リードモデファ゛イ
ライト）時のタイミング図である。
ライト）時のタイミング図である。
次に第４図の動作を第５図を参照し乍ら説明する。信号
ＣＡＳがハイレベル（Ｈ）にて信号ＲＡＳをハイレベル
よりローレベル（Ｌ）にするとき、クロ、り発生器（６
）カロー及びコラムアドレスバッファ（５）に対し、ア
ドレス入力端子（１０）からのアドレス入力信号Ａ。−
Ａ、をローアトレスとして内部にとり込むように信号を
送り、そのとり込んだアドレスによって選択されたロー
デコーダ（３）によりメモリセル（１）の選択されたワ
ード線（図示せず）がハイレベルとなり、選択されたワ
ード線上のメモリセル（１）の内容がビット線（図示せ
ず）へ読み出される。読み出されたメモリセル（１）の
内容はセンスリフレノンユ増幅器（２）にヨリシつかり
したローレベル又はノ＼イレヘルにされる。
ＣＡＳがハイレベル（Ｈ）にて信号ＲＡＳをハイレベル
よりローレベル（Ｌ）にするとき、クロ、り発生器（６
）カロー及びコラムアドレスバッファ（５）に対し、ア
ドレス入力端子（１０）からのアドレス入力信号Ａ。−
Ａ、をローアトレスとして内部にとり込むように信号を
送り、そのとり込んだアドレスによって選択されたロー
デコーダ（３）によりメモリセル（１）の選択されたワ
ード線（図示せず）がハイレベルとなり、選択されたワ
ード線上のメモリセル（１）の内容がビット線（図示せ
ず）へ読み出される。読み出されたメモリセル（１）の
内容はセンスリフレノンユ増幅器（２）にヨリシつかり
したローレベル又はノ＼イレヘルにされる。
以上のような動作が回路内部で行われるが、外部で次に
信号ＣＡＳをハイレベルよりローレベルにすると（この
とき信号Ｗはハイレベルとする）、今度はクロック発生
器（６）がロー及びコラムアドレスバッファ（５）に対
し、アドレス入力端子（１０）からのアドレス入力信号
Ａ。−Ａ、をコラ、ムアトレスとして内部にとり込むよ
うに信号を送る。このとき、信号Ｗをハイレベルにして
お（と、読出しンドとして動作し、とり込まれたコラム
アドレスによりコラムデコーダ（４）か選択され、さき
ほどビット線に読み出されていたメモリセル（１）の情
報かＩ１０コントロール回路（２）を介してデータアウ
トハノファ（９）に伝搬される。次に信号ＯＥをハイレ
ベルよりローレベルにするとデータアラトノ＼、ファ（
９）より選択されたアドレスに対応した情報かデータ入
出力端子（１１）より出力される。ＲＭＷモードは、こ
の読出しの後信号ＯＥをローレベルよりハイレベルとし
１、出力データを出なくした後信号Ｗをハイレベルより
ローレベルとする。この時データ入出力端子（１１）に
印加されていた信号ＤＱ、〜ＤＱ、をデータ入力として
データ入出力端子（１１）よりチータインバッファ（８
）へ取り込む。取り込まれたデータは先程選択されてい
るＩ１０コントロール回路（２）を介して選択されてい
るメモリセル（１）に書き込まれる。このようにローア
ドレス、コラムアドレスで選択されたメモリセル（１）
に対し、読み出して書き込みをすると云う動作を信号Ｒ
ＡＳカハイレヘル→ローレベル→ノ＼イレベルの１サイ
クルのうちに行うモードをＲＭＷモードと云う。
信号ＣＡＳをハイレベルよりローレベルにすると（この
とき信号Ｗはハイレベルとする）、今度はクロック発生
器（６）がロー及びコラムアドレスバッファ（５）に対
し、アドレス入力端子（１０）からのアドレス入力信号
Ａ。−Ａ、をコラ、ムアトレスとして内部にとり込むよ
うに信号を送る。このとき、信号Ｗをハイレベルにして
お（と、読出しンドとして動作し、とり込まれたコラム
アドレスによりコラムデコーダ（４）か選択され、さき
ほどビット線に読み出されていたメモリセル（１）の情
報かＩ１０コントロール回路（２）を介してデータアウ
トハノファ（９）に伝搬される。次に信号ＯＥをハイレ
ベルよりローレベルにするとデータアラトノ＼、ファ（
９）より選択されたアドレスに対応した情報かデータ入
出力端子（１１）より出力される。ＲＭＷモードは、こ
の読出しの後信号ＯＥをローレベルよりハイレベルとし
１、出力データを出なくした後信号Ｗをハイレベルより
ローレベルとする。この時データ入出力端子（１１）に
印加されていた信号ＤＱ、〜ＤＱ、をデータ入力として
データ入出力端子（１１）よりチータインバッファ（８
）へ取り込む。取り込まれたデータは先程選択されてい
るＩ１０コントロール回路（２）を介して選択されてい
るメモリセル（１）に書き込まれる。このようにローア
ドレス、コラムアドレスで選択されたメモリセル（１）
に対し、読み出して書き込みをすると云う動作を信号Ｒ
ＡＳカハイレヘル→ローレベル→ノ＼イレベルの１サイ
クルのうちに行うモードをＲＭＷモードと云う。
［発明が解決しようとする課題］
ところで、上述のような従来の半導体記憶装置では、入
出力端子毎に読出し、書込みと別々に行うようにするに
は、ＲＭＷモードを用いる必要かあり、読出しと書込み
を同時に行うことかできず、時分割している分時間かか
かり、特にファストペ／モート、スタティックモードと
いった高速アクセスモードては問題となってくる欠点が
あった。
出力端子毎に読出し、書込みと別々に行うようにするに
は、ＲＭＷモードを用いる必要かあり、読出しと書込み
を同時に行うことかできず、時分割している分時間かか
かり、特にファストペ／モート、スタティックモードと
いった高速アクセスモードては問題となってくる欠点が
あった。
この発明はこのような問題点を解決するためになされた
もので、読出し、書込みを別々の時間にする必要かなく
、高速にデータ処理を行うことができる半導体記憶装置
を得ることを目的とする。
もので、読出し、書込みを別々の時間にする必要かなく
、高速にデータ処理を行うことができる半導体記憶装置
を得ることを目的とする。
［ｙＡ題を解決するための手段］
この発明に係る半導体記憶装置は、複数のブタ入出力端
子を有する半導体記憶装置において、上記データ入出力
端子に対して入出力制御回路を設け、上記複数のデータ
入出力端子を異なるモトで使用するとき、該異なるモー
ドに対応して上記複数のデータ入出力端子を少な（とも
２つのグループ毎に個別に設定するようにしたものであ
る。
子を有する半導体記憶装置において、上記データ入出力
端子に対して入出力制御回路を設け、上記複数のデータ
入出力端子を異なるモトで使用するとき、該異なるモー
ドに対応して上記複数のデータ入出力端子を少な（とも
２つのグループ毎に個別に設定するようにしたものであ
る。
［作 用］
この発明においては、複数のデータ入出力端子を例えば
入力又は出力等の異なるモードで使用するとき、異なる
モードに対応して複数のデータ入出力端子を少なくとも
２つのグループ毎に個別に設定する。これにより異なる
モードの処理を同時に行うことかでき、高速にデータ処
理を行うことができる。
入力又は出力等の異なるモードで使用するとき、異なる
モードに対応して複数のデータ入出力端子を少なくとも
２つのグループ毎に個別に設定する。これにより異なる
モードの処理を同時に行うことかでき、高速にデータ処
理を行うことができる。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例のブロック図であり、（＋）〜
（１７）は上述の従来装置と同様である。
図はこの発明の一実施例のブロック図であり、（＋）〜
（１７）は上述の従来装置と同様である。
ただし、ここでは入出力端子（１１）はデータ入出力（
ｇ号ＤＱ、〜ＤＱ＋ａが入出力されるものとする。本実
施例では入出力端子（１１）と１＜・ソファ（８） （
９）との間に入出力制御回路（２０）を設けた点が従来
装置と異なる点である。この入出力制御回路（２０）は
信号ＲＡＳ、 ＣＡＳ、 Ｗ、 ＯＥによってモード決
定を行うように設定されている。
ｇ号ＤＱ、〜ＤＱ＋ａが入出力されるものとする。本実
施例では入出力端子（１１）と１＜・ソファ（８） （
９）との間に入出力制御回路（２０）を設けた点が従来
装置と異なる点である。この入出力制御回路（２０）は
信号ＲＡＳ、 ＣＡＳ、 Ｗ、 ＯＥによってモード決
定を行うように設定されている。
第２図はこの発明の書込み読出し混在モード時のタイミ
ング図で、この書込み読出し混在モードにするためのタ
イミング等は図示していない。
ング図で、この書込み読出し混在モードにするためのタ
イミング等は図示していない。
次に第１図の動作を説明する。通常の読出し及び書込み
の動作は従来と同様に入出力端子（１１）のデータ入出
力信号ＤＱ、〜ＤＱ、＠の全てにわたって同時に行う。
の動作は従来と同様に入出力端子（１１）のデータ入出
力信号ＤＱ、〜ＤＱ、＠の全てにわたって同時に行う。
この場合、入出力制御回路（２０）はひ各データ入出力
信号ＤＱ、〜ＤＱ＋ｓに対する入出力端子（１１）を共
通に制御する。読出し時は入出力制御回路（２０）はデ
ータインバッファ（８）を非動作とし、データアウトバ
ッファ（９）を動作状態となし、データアウトバッファ
（９）より各データ入出力信号ＤＱ、〜ＤＱ、ｅに対応
する選択された内部のデータを読み出す。書込み時は逆
にデータアウトバッファ（９）を非動作とし、データイ
ンバッファ（８）を動作状態となし、データインバッフ
ァ（８）を介して入出力端子（１１）に外部から印加さ
れた各データ入出力信号ＤＱ、〜ＤＱ、、を内部に記憶
する。
信号ＤＱ、〜ＤＱ＋ｓに対する入出力端子（１１）を共
通に制御する。読出し時は入出力制御回路（２０）はデ
ータインバッファ（８）を非動作とし、データアウトバ
ッファ（９）を動作状態となし、データアウトバッファ
（９）より各データ入出力信号ＤＱ、〜ＤＱ、ｅに対応
する選択された内部のデータを読み出す。書込み時は逆
にデータアウトバッファ（９）を非動作とし、データイ
ンバッファ（８）を動作状態となし、データインバッフ
ァ（８）を介して入出力端子（１１）に外部から印加さ
れた各データ入出力信号ＤＱ、〜ＤＱ、、を内部に記憶
する。
さて、本実施例では同時に書込みする入出力端子（１１
）と読出しする入出力端子（１１）とを共有することが
できる。その制御は入出力制御回路（２０）を各入出力
端子（１１）毎に別々に制御することにより実現できる
。この入出力制御回路（２０）の制御の切り換え、つま
り通常モートと上述の書込みする入出力端子と読出しす
る入出力端子とを共有するモト（書込み／続出し混在モ
ード）との切換えは、特定のタイミングの組合わせ例え
ば信号ＣＡＳを四レベル、信号ＲＡＳをハイレベルとし
た時に信号Ｗをローレベル、信号ＯＥをローレベルとす
るといったような組合わせや或いは外部選択端子（図示
せず）より電圧を印加することにより行ってもよい。
）と読出しする入出力端子（１１）とを共有することが
できる。その制御は入出力制御回路（２０）を各入出力
端子（１１）毎に別々に制御することにより実現できる
。この入出力制御回路（２０）の制御の切り換え、つま
り通常モートと上述の書込みする入出力端子と読出しす
る入出力端子とを共有するモト（書込み／続出し混在モ
ード）との切換えは、特定のタイミングの組合わせ例え
ば信号ＣＡＳを四レベル、信号ＲＡＳをハイレベルとし
た時に信号Ｗをローレベル、信号ＯＥをローレベルとす
るといったような組合わせや或いは外部選択端子（図示
せず）より電圧を印加することにより行ってもよい。
いま、例えばデータ入出力信号ＤＱ、〜ＤＱ、が印加さ
れる入出力端子（１１）は書込みモードとなるように設
定され、データ入出力信号ＤＱ、〜ＤＱ、、が印加され
る入出力端子（１１）は読出しモードとなるように設定
されて、入出力制御回路（２０）が書込み／読出し混在
モードになっているものとする。ローアドレス コラム
アドレスの選択については上述した従来のものと同様の
動作をする。そして、従来は信号ＣＡＳがローレベルと
なり、アドレスか選択された後、信号ＯＥ及びＷの信号
により読出し及び書込みを行っていたのに対し、本実施
例では上述の如く各入出力端子（７）に設定された情報
に従い、データ入出力信号ＤＱ、〜ＤＱ、に対しては書
込みの動作、データ入出力信号ＤＱ、〜ＤＱ、６に対し
ては読出しの動作を行う。この読出し、書込みの個々の
動作については従来のものと同様と考えてよい。
れる入出力端子（１１）は書込みモードとなるように設
定され、データ入出力信号ＤＱ、〜ＤＱ、、が印加され
る入出力端子（１１）は読出しモードとなるように設定
されて、入出力制御回路（２０）が書込み／読出し混在
モードになっているものとする。ローアドレス コラム
アドレスの選択については上述した従来のものと同様の
動作をする。そして、従来は信号ＣＡＳがローレベルと
なり、アドレスか選択された後、信号ＯＥ及びＷの信号
により読出し及び書込みを行っていたのに対し、本実施
例では上述の如く各入出力端子（７）に設定された情報
に従い、データ入出力信号ＤＱ、〜ＤＱ、に対しては書
込みの動作、データ入出力信号ＤＱ、〜ＤＱ、６に対し
ては読出しの動作を行う。この読出し、書込みの個々の
動作については従来のものと同様と考えてよい。
第２図を見ると書込み時のデータ入出力信号ＤＱ１〜Ｄ
Ｑ６ノテータ有効領域（ＤＡＴＡ ＶＡＬＩＤ）と読出
し時のデータ入出力信号ＤＱ、〜ＤＱ、、のデータ有効
領域（ＤＡＴＡ ＶＡＬＩＤ）は時間的にずれて書込み
と読出しか同時でないように見えるか、データ入出力信
号ＤＱ、〜ＤＱ、のデータ有効領域では入出力端子（１
１）ルリデータインバソファ（８）へのデータの取り込
みが行われ、データ入出力信号ＤＱ、〜ＤＱｅのデータ
有効領域の右側部分（網目状の部分）ではデータインバ
ッファ（８）よりメモリセル（１）へのデータの書込み
が行われており、一方データ入出力信号ＤＱｏ〜ＤＱ１
６のデータ有効領域では入出力制御回路（２０）より各
入出力端子（１１）へのデータ読出しか行われており、
結局データの書込みと読出しは時間的に同時に行われて
いるのである。
Ｑ６ノテータ有効領域（ＤＡＴＡ ＶＡＬＩＤ）と読出
し時のデータ入出力信号ＤＱ、〜ＤＱ、、のデータ有効
領域（ＤＡＴＡ ＶＡＬＩＤ）は時間的にずれて書込み
と読出しか同時でないように見えるか、データ入出力信
号ＤＱ、〜ＤＱ、のデータ有効領域では入出力端子（１
１）ルリデータインバソファ（８）へのデータの取り込
みが行われ、データ入出力信号ＤＱ、〜ＤＱｅのデータ
有効領域の右側部分（網目状の部分）ではデータインバ
ッファ（８）よりメモリセル（１）へのデータの書込み
が行われており、一方データ入出力信号ＤＱｏ〜ＤＱ１
６のデータ有効領域では入出力制御回路（２０）より各
入出力端子（１１）へのデータ読出しか行われており、
結局データの書込みと読出しは時間的に同時に行われて
いるのである。
このように本実施例では書込みするデータ入出力信号Ｄ
Ｑ、〜ＤＱｓと読出しするデータ入出力信号ＤＱｅ〜Ｄ
Ｑ、、を同時に処理するので高速にデータ処理を行うこ
とかできる。
Ｑ、〜ＤＱｓと読出しするデータ入出力信号ＤＱｅ〜Ｄ
Ｑ、、を同時に処理するので高速にデータ処理を行うこ
とかできる。
第３図はこの発明の応用例を示すもので、第３図（ａ）
はデータ入出力信号ＤＱ、〜ＤＱｅ用のメモリ（２１ａ
）とデータ入出力信号ＤＱ８〜ＤＱ、、用のメモリ（２
１ｂ）より成る半導体記憶装置（２１）を設はスイ。
はデータ入出力信号ＤＱ、〜ＤＱｅ用のメモリ（２１ａ
）とデータ入出力信号ＤＱ８〜ＤＱ、、用のメモリ（２
１ｂ）より成る半導体記憶装置（２１）を設はスイ。
チ（２２〜２５）で切換えて使用する場合である。先ず
外部端子に電圧を加えるか或いは特別なモードに入るた
めのタイミングを用いてメモリ（２１８）を読出し用、
メモリ（２１ｂ）を書込み用と設定した場合、すなわち
スイッチ（２２）〜（２５）の共通端子Ｃを接点ａ側に
接続した場合、アドレスを順次カウントアツプし、メモ
リ（２１ａ）よりデータを読み出すと同時にメモリ（２
１ｂ）にデータを書き込んでゆく。アドレスが最後まて
進んた七き今度はスイッチ（２２）〜（２５）の共通端
子Ｃを接点す側に接続して、メモリ（２１ａ）を書込み
用、メモリ（２１ｂ）を読出し用と切換え、アドレスを
順次カウントアツプすることにより、常に８本の読出し
データを読み出しなから、同時に新しいデータを書き込
むことができる。
外部端子に電圧を加えるか或いは特別なモードに入るた
めのタイミングを用いてメモリ（２１８）を読出し用、
メモリ（２１ｂ）を書込み用と設定した場合、すなわち
スイッチ（２２）〜（２５）の共通端子Ｃを接点ａ側に
接続した場合、アドレスを順次カウントアツプし、メモ
リ（２１ａ）よりデータを読み出すと同時にメモリ（２
１ｂ）にデータを書き込んでゆく。アドレスが最後まて
進んた七き今度はスイッチ（２２）〜（２５）の共通端
子Ｃを接点す側に接続して、メモリ（２１ａ）を書込み
用、メモリ（２１ｂ）を読出し用と切換え、アドレスを
順次カウントアツプすることにより、常に８本の読出し
データを読み出しなから、同時に新しいデータを書き込
むことができる。
第３図（ｂ）はこの発明の半導体記憶装置を２つのＣＰ
ｖのメモリとして用いた場合で、ここではメモリ（２１
ａ）をＣＰＶ （２６）用として、またメモリ（２１ｂ
）をＣＰＶ （２７）用として用いた場合である。この
場合もデータを読み出しなから、同時に新しいデータの
書き込みが可能である。
ｖのメモリとして用いた場合で、ここではメモリ（２１
ａ）をＣＰＶ （２６）用として、またメモリ（２１ｂ
）をＣＰＶ （２７）用として用いた場合である。この
場合もデータを読み出しなから、同時に新しいデータの
書き込みが可能である。
［発明の効果］
上述の如くこの発明によれば、複数のデータ入出力端子
を有する半導体記憶装置において、上記データ入出力端
子に対して入出力制御回路を設け、上記複数のデータ入
出力端子を異なるモートで使用するとき、該異なるモー
ドに対応して上記複数のデータ入出力端子を少なくとも
２つのグループ毎に個別に設定するようにしたので、入
出力端子の設定の仕方により読出し、書込みを同時に行
うことかでき、短時間でデータ処理ができると云う効果
を奏する。
を有する半導体記憶装置において、上記データ入出力端
子に対して入出力制御回路を設け、上記複数のデータ入
出力端子を異なるモートで使用するとき、該異なるモー
ドに対応して上記複数のデータ入出力端子を少なくとも
２つのグループ毎に個別に設定するようにしたので、入
出力端子の設定の仕方により読出し、書込みを同時に行
うことかでき、短時間でデータ処理ができると云う効果
を奏する。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の動作説明に供するためのタイミング図、第３
図はこの発明の応用例を示すブロック図、第４図は従来
の半導体記憶装置を示すブロック図、第５図は第４図の
動作説明に供するためのタイミング図である。 図において、（１）はメモリセル、（１１）は入出力端
子、（２０）は入出力制御回路である。 なお、各図中、同一符号は同一または相当部分を示す。 第 図 第 図 ％ 、、 ；：ニ□Ｈ；−Ｚ
テ＝りｆｌ−ｈ−７−Ｃｔ力）
は第１図の動作説明に供するためのタイミング図、第３
図はこの発明の応用例を示すブロック図、第４図は従来
の半導体記憶装置を示すブロック図、第５図は第４図の
動作説明に供するためのタイミング図である。 図において、（１）はメモリセル、（１１）は入出力端
子、（２０）は入出力制御回路である。 なお、各図中、同一符号は同一または相当部分を示す。 第 図 第 図 ％ 、、 ；：ニ□Ｈ；−Ｚ
テ＝りｆｌ−ｈ−７−Ｃｔ力）
Claims (1)
- 複数のデータ入出力端子を有する半導体記憶装置にお
いて、上記データ入出力端子に対して入出力制御回路を
設け、上記複数のデータ入出力端子を異なるモードで使
用するとき、該異なるモードに対応して上記複数のデー
タ入出力端子を少なくとも２つのグループ毎に個別に設
定するようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080616A JPH03283081A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080616A JPH03283081A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283081A true JPH03283081A (ja) | 1991-12-13 |
Family
ID=13723276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2080616A Pending JPH03283081A (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283081A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623447A (en) * | 1995-02-28 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a plurality of I/O terminal groups |
| US6720802B2 (en) | 2001-12-07 | 2004-04-13 | Hynix Semiconductor Inc | Data output buffer |
-
1990
- 1990-03-30 JP JP2080616A patent/JPH03283081A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623447A (en) * | 1995-02-28 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a plurality of I/O terminal groups |
| US6720802B2 (en) | 2001-12-07 | 2004-04-13 | Hynix Semiconductor Inc | Data output buffer |
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