JPH03283082A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はバイポーラトランジスタを用いた半導体装置に
関する。

（従来の技術） 従来、バイポーラトランジスタは、ベース電流を入力、
コレクタ電流を出力とする電流増幅素子として用いられ
て来た。例えばＮＰＮバイポーラトランジスタでは、正
のコレクタ、エミッタ間電圧ＶＣＥ、ベース、エミッタ
間電圧ＶＢＥ（ＶＣＥ＞Ｖ　ＢＥ）を与えると、■Ｂ８
の種々の値に対してコレクタ電流ＩＣは増幅された正の
値を取り、この時、またベース電流１．も正である。

（発明が解決しようとする課８） しかし、従来のバイポーラトランジスタは、その画一的
な動作のため応用範囲もまた限られている。

本発明は、ベース電位に応じて、この順方向のベース電
流の他に、逆方向にベース電流を流すことができる新規
なバイポーラトランジスタを用いてメモリを構成する半
導体装置を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明は、ベース、エミッタ間の順方向ベース電流、コ
レクタ、ベース間の逆方向ベース電流を夫々ＩＢＥ、Ｊ
ＣＢとした時、ベース電位に応じてＩ　ＢＥ＜　Ｉ　Ｃ
Ｂとなるようにコレクタ、エミッタ間電圧ＶＣＥを設定
したバイポーラトランジスタを用いこれにスイッチング
素子を接続してワード線、ビット線を取付け、メモリを
構成した半導体装置を提供するものである。

（作　用） コレクタ、エミッタ間電圧を高電圧に設定することによ
り、ベース電位、即ちベース、エミッタ間電圧ＶＢＥの
変化に対してベース、エミッタ間の順方向ベース電流Ｉ
ＤＥより大きなコレクタ、ベース間の逆方向ベース電流
ｌ。Ｂを流すことができ、ベース電流が従来の正領域に
加え負の領域を持ったトランジスタが実現できる。

そして、正負のベース電流の境界電位を用いて記憶作用
を行なわせることができる。

（実施例） 以下、本発明の実施例を面図を参照して説明する。

第２図は本実施例で用いたバイポーラトランジスタの断
面図である。

Ｐ−型シリコン基板２１表面にはコレクタ抵抗を下げる
ためＮ＋型押込み層２２が設けられ、更にＰ−型エピタ
キシャルシリコン層２３が設けられている。このＰ−型
エピタキシャルシリコン層２３にはリンが導入されてＮ
型ウェル２４が形成されている。そして表面にはフィー
ルド酸化膜２５が形成され、開口部にはＮ＋型押込み層
２２に達するコレクタ取出し層２６が、また、他の開口
にはＰ−型べ一ス領域２７が設けられている。Ｐ−型べ
〜ス領域２７の一部には２μｍＸ５μｍのサイズのＮ＋
型のエミッタ領域２８が形成され、更にエミッタポリサ
イド２９が設けられている。またＰ−型ベース領域２７
内にはエミッタポリサイド２９に自己整合してＰ＋型層
３０が形成され、更にコレクタ取出し層２６表面には、
重ねてＮ″″型層３１が形成されている。

この全体は、シリコン酸化膜３２で覆われ、コンタクト
開口には、Ｔ　ｉ　／　Ｔ　ｉ　Ｎ膜３３を介してＭ−
Ｓｉ３４よりなるコレクタ、ベース、エミッタ電極３５
、３Ｂ、　３７が設けられている。

製造においては、先ず、Ｐ−型シリコン基板２１に、５
ｂ２０ｉ雰囲気で１２５０℃、２５分、ｓｂを熱拡散し
てＮ”型押込み層２２を形成する。次いて、Ｓ　ｉＨ２
Ｃ１１２＋Ｂ２Ｈ６雰囲気で１１５０℃、１０分の処理
により、Ｐ−型エピタキシャルシリコン層２３を成長さ
せた。その後、リンＰ＋を加速電圧１６０Ｋ　ｅ　Ｖ　
、　　ドーズ量５　Ｘ　１０１２ｃｍ−２でイオン注入
し、Ｎ２雰囲気中で１１００℃、２９０分の拡散により
Ｎ型ウェル２４を形成した。そしてフィールド酸化膜２
５形成後、リンＰ＋をイオン注入してＮ＋型のコレクタ
取出し層２６を形成し、更にボロンＢ＋を加速電圧３０
ＫｅＶ、　　ドーズ量５　Ｘ　１０Ｉ１０ｌ３ａイオン
注入してＰ−型ベース領域２７を形成した。この後、表
面に薄いシリコン酸化膜を形成し、これに開口してポリ
シリコンを５００人被着し、ヒ素Ａｓ＋を６０ＫｅＶ、
　　ドーズ量５　Ｘ　１０Ｉ５１０ｌ５イオン注入し、
更にＭ　ｏ　Ｓ　ｉを被着してパターニングし、エミッ
タポリサイド２９を形成する。そして、ボロンＢ′″を
イオン注入してＰ′″型層３０、更にヒ素Ａｓ”をイオ
ン注入してＮ“型層３１を設ける。この後、シリコン酸
化膜３２を堆積し、コンタクト開口を設け、コンタクト
孔底部にＴｉ／ＴｉＮ３３を被着し、更にＡｉｌ！−８
ｉ３４を堆積してパターニングし、コレクタ、ベース、
エミッタ電極２５．３６．３７を形成する。

第３図は、その様にして形成したＮＰＮバイポーラトラ
ンジスタの不純物分布図である。

エミッタは不純物濃度１．５Ｘ　１０２°０１１１−３
でＰ−型エピタキシャルシリコン層２３表面からの接合
深さ０．１５μｍ、ベースは、３×１０１８ＣＩ１１−
３で接合深さ０．３μｍ、コレクタは、ウェル領域でお
よそ４×１０１６■−３である。

第１図は、このＮＰＮバイポーラトランジスタ１１の動
作を示す回路図である。

ベース、エミッタ間電圧Ｖ　ＢＥ、コレクタ、エミッタ
間電圧ＶＣＥとした時、ＶＢＨに対するコレクタ電流Ｉ
Ｃ％ベース電流ＩＢを第４図に示す。

第４図は、ＶＣＥを６．２５Ｖに設定した時の値で、Ｏ
ｖ≦ｖＢＥ＜０．４５ｖではｖｓＥの電源の正の端子か
らベース１３に流れ込む正のベース電流ＩＢ、０．４５
Ｖ　＜　Ｖ　ＢＥ＜　０．８７Ｖ　テはベース１３から
ＶＢ［：）電源の正の端子に流れ出す負のベース電流−
ＩＥｌ０．８７Ｖ、７　Ｖ　ＢＥでは再びＶＢＨの電源
の正の端子から流れ込む正のベース電流ＩＢとなること
が判った。

第５図は、ＶＣＩａを５．７５Ｖに設定した場合の結果
で、ベース電流ＩＢが負になるＶＢ！ＢＥは、０，５０
＜　Ｖ　ＢＥ＜　ｏ、ｅｅｖ　テある。

しかしながら、第６図に示すように、ＶＣ！！＝１ｖと
すると、ＶＢＨの全領域（Ｖ　ＢＥ≧０）で負のベース
電流は観測されず、ＩＢは常に正であった。

上述した負のベース電流は、第７図に示すように、ベー
スからエミッタに流れる順方向のベース電流Ｉ　ＢＥ　
（順方向であるので図中１．Ｐと表わしている）と、ベ
ース、コレクタ間のＰＮ接合においてなだれ増倍現象に
よって発生するキャリアによるコレクタ、ベース間の逆
方向ベース電流Ｉ　ＣＢ（逆方向であるのでＩＢＲと表
わしている）の大小関係によって説明される。

即ち、ｌ　ＩＢＥＩ　＞　ｌ　Ｉｃａｌのときは、第４
図におけるＯＶ≦Ｖ　ＢＥ＜　０．４５Ｖ及び０．８７
Ｖ　＜　Ｖ　ＢＥ（７）領域で観測されるように正のベ
ース電流ＩＢとなり、１［ＩＥｌ　（ｌ　Ｉｃａｌ（７
）ときは、０．４５Ｖ　＜　Ｖ　Ｂ、＜０．８７Ｖの領
域で観測されるように負のベース電流−ＩＢとなる。

エミッタからの注入電子がベース・コレクタ接合の空乏
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクトイオ
ン化によって電子−正孔対を発生する。そして、発生し
た電子と正孔はベースとコレクタ間の電界によってコレ
クタとベースに夫々ドリフト移動する。ベースにドリフ
トした正孔は負のベース電流ＩＢＲを作り出す。ベース
からエミッタへの正のベース電流Ｉ　ＢＦは固定された
ベース・エミッタ間電圧ＶＢＥで制御される。この結果
、ＩＢＪｌがＩＢＦより大きい時、逆方向ベース電流が
観測される。他方、この逆方向ベース電流が現われる場
合において、発生した電子は、その電子電流かエミッタ
からの注入電子電流より小さいため、コレクタ電流の大
きさに僅かに加わることになる。

これを式を用いて以下に説明する。

Ｅｂｅｒｓ　’　−Ｍｏｌ　１のモデルにおいて、通常
のトランジスタては、コレクタ電流ＩＣＯとベース電流
ＩＢＦは（１）及び　（２）で表わされる。

１ｃｏ−αＦＩＥ５（ｅｘｐ　（」ＬＬ）−１）Ｔ Ｉ　　ｃｓ　　（ｅｘｐ　　　（−’ユニー　）　　−
１１−・・・＝　　　（１）Ｔ Ｉ　ＢＦ＝　（１−（ＺＦ　）　　Ｉ　ＥＳ　ｔｅｘｐ
　　（′Ｌ′）　−１）Ｔ （１−ａ　Ｒ）　　Ｉ　ｃｓ　ｆｅｘｐ　　（」ＬＬ）
　−１）Ｔ ・・・・・・　（２） ここでＩＩ！Ｓはエミッタ、ベース接合の逆方向飽和電
流、ＩＣ５はコレクタ、ベース接合の逆方向飽和電流、
α、はエミッタ、ベース接合を横切って流れた電流のう
ち、コレクタに到達した電流の割合、αＲはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。

また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量
である。

更に、コレクタ、ベース間電圧ＶＣＥが高く、ベース、
コレクタ間のＰＮ接合におけるなだれ増倍効果が無視で
きなくなる場合、コレクタ電流１ｃは、 Ｉ　ｃ　　＝　Ｍ　　Ｉ　ｃｏ　　　　　　　　　　　
　　　　　　　　−−（３）Ｍ＝　　１−　（ＶＢ（Ｂ
ＶｃＢｏ　　　　　”””　　（４）となり、ここで、
ＩＣＯはなだれ増倍効果を無視した場合のコレクタ電流
、ｎは係数、Ｂ　Ｖ　ＣＢＯはエミッタ開放時のベース
、コレクタ間の耐圧を表わす。

第７図に示すようになだれ増倍で発生したホールは、電
界によってベースに流れ込み、逆方向のベース電流Ｉ　
ＢＭとなる。

よって、ＩＢＲは、 Ｉ　ＢＭ−（Ｍ　−１）　　Ｉ　ｃｏ　　　　　　　　
−・・・（５）となり、結局、ベース電流ＩＢは順方向
のベース電流Ｉ　ＢＦと逆方向のベース電流ＩＢＲの差
として表わせ、 Ｉｎ＝Ｉ　Ｂｐ−ＩＢＲ＝Ｉａｐ　　　（Ｍ−１）Ｉｃ
。

＝　　（１−（Ｍ−１）ｈｐＥ）　　ＩＢＦ　　・・・
・・・　（６）となる。尚、エミッタ電流ＩＥはｌＥ−
■ｃｏ＋ＩＢＦで表わされる。ここでｈＰＥは電流利得
（ｈ　ＰＥ＝　Ｉ　ｃｏ／　Ｉ　ＢＦ）を表わす。

尚、この動作は、ＮＰＮバイポーラトランジスタだけで
な（、ＰＮＰバイポーラトランジスタにおいても同様に
説明できる。

さて、この様な負のベース電流を示すバイポーラトラン
ジスタは新しい応用分野を有している。

例えば、従来、電圧保持装置として知られているものに
フリップフロップがある。しがし、フリップフロップは
６個の素子により構成されるため高集積化に問題がある
。

さて、第１図のバイポーラトランジスタにおいて、ベー
スとエミッタ間に容量性の負荷が存在する場合を考える
。

この時、ベース電圧ＶＢＥが０■≦Ｖ　ＢＥ＜　０．４
５Ｖの場合、負荷に蓄積された電荷はベースからエミッ
タに流れ出すので負荷の両端の電圧ＶＢＥは下降してＯ
Ｖに近づく。一方、０．４５Ｖ　＜　Ｖ　ＢＥ＜　０．
８７Ｖである場合、逆方向ベース電流によって負荷に電
荷が蓄積されるので負荷両端の電圧ＶＢＥは上昇しテ０
．８７Ｖｉ、：近づき、一方、Ｖ　ＢＥ＞　０．８７Ｖ
　テあるときは正のベース電流によって負荷の電荷はベ
ースからエミッタに流れ出すので負荷両端の電圧ＶＢＥ
は下降してやはり０．８７Ｖに近づく。以上の様に、Ｖ
ＢＥはＯＶもしくは０．８７Ｖに保持されるので自己増
幅機能をもった電圧の保持が可能である。

第８図に、その電圧保持回路の一例を示す。

この実施例では、スイッチング素子としてｎチャネルＭ
Ｏ５）ランジスタＱ、を用い、そのドレインもしくはソ
ースを、ＮＰＮバイポーラトランジスタＱ２のベースに
接続する。

ＭＯＳ）ランジスタＱ１のゲートにはクロックφ４が印
加され、他端にはクロックφ８が与えられる。

この場合の容量は、ベース、エミッタ間の接合容量であ
り、コレクタ、ベース間の接合容量もやはり負荷容量と
して機能する。

第９図は、ＭＯＳトランジスタＱ１の制御クロックφ８
と、入力クロックφＢ１そしてＭＯＳトランジスタＱ１
とバイポーラトランジスタＱ２の接続ノードに設けられ
た出力端子の電圧レベルを示している。Ｖｌ（は０．８
７Ｖ　、　　Ｖ　、は０．４５．　　Ｖｔ　ｌ、ｔＯｖ
を示す。

φ９がハイレベルとなり、ベースにφ８＞０．８７Ｖが
入り、その後φ９がロウレベルになると、ベースに印加
されたハイレベル電圧は正のベース電流によって放電さ
れ０Ｊ７Ｖに落ち着く。次に、ベースに０．４５Ｖ　＜
φａ　＜　０．８７Ｖが印加された場合、負のベース電
流によって出力電位は上昇し０．８７Ｖとなる。そして
、ベースにφＢ＜０．４５Ｖが印加された場合、正のベ
ース電流によってＯＶに収束する。

かくして、φＢ　＞　０．４５Ｖの場合、境界電位の０
．８７Ｖを保持出力し、φｓ＜０．４５Ｖの場合、０■
を保持出力する事が可能となる。

この事は、本回路か、少ない素子数でフリップフロップ
に代わる電圧保持回路に使用できる事に他ならない。

これは、ベース電流に負電流が生じるからで、第６図に
示した様にコレクタ、エミッタ間電圧ＶＣＥ−ＩＶの場
合は、全てのＶＢＨに対して正のベース電流となるので
放電モードとなり電圧保持ができなくなる。

第９図ではＭＯＳトランジスタＱ、とバイポーラトラン
ジスタの接続ノードを出力端としたが、保持後、再度Ｍ
ＯＳトランジスタＱ１をオンさせてφＢ入力端子を出力
端となることもできる。

第１０図は、上記接続ノードにバイポーラトランジスタ
とは別にＭＯＳキャパシタ等の容量素子Ｃを接続したも
のであり、その容量素子で、先の充放電を積極的に行な
わせる様にしたものである。

この場合、φ８の入力端を出力端としても用いているが
、ＱｌとＱ２のベースの接続部に出力端を置いても良い
。

第１１図〜第１８図にメモリに適用する場合の一例を示
す。

第１１図は、メモリセルの回路図である。スイッチング
素子であるＭＯＳトランジスタＱ、のソース又はドレイ
ンと上述したバイポーラトランジスタＱ２のベースか接
続されている。ここではＱ。

としてｎチャネル（又はｎチャネル）ＭＯＳ）ランジス
タ、Ｑ２としてＮＰＮバイポーラトランジスタを用いた
。

そしてＭＯＳトランジスタＱ１のゲートはワード線ＷＬ
、に、またドレインもしくはソースはビット線ＢＬ、に
夫々接続されている。ＱｌとＱ２の接続ノードはセルの
記憶ノードＳであり、Ｑ２のにベース、エミッタ間の接
合容量ＣＢＥ及びベースコレクタ間の接合容量ＣＢＣか
らなるＣ３−ＣＢＥＢＥＩＣの蓄積容量Ｃｓが存在する
。あるいはこれと共に、ＭＯＳキャパシタ等の容量素子
Ｃ１を設けてもよい。容量素子Ｃ７を設ける場合は、そ
の他端は適当なプレート電位、あるいは基板又はウェル
電位が印加される。また所望により、ベース、エミッタ
間に抵抗素子Ｒを設けてもよい。

第１２図は、その動作特性を示し、第１１図の記憶ノー
ドＳ、即ちベース、エミッタ間電圧とベース電流の関係
を表わしている。

正、負のベース電流の高レベル側の境界電位ＶＢＥＩが
“１”の記憶状態、■ＢＥｏ４０Ｖが“Ｏ”の記憶状態
である。書込みは、セルノードにＶ　ＢＥＩ又はＱＶを
書込むことにより行なう。読出しは、蓄積容量Ｃの電荷
をビット線ＢＬ、に転送し、その電位変化を増幅器で増
幅することにより行なう。

第１３図は、メモリセルアレイと周辺回路のレイアウト
図である。

第１１図で示したメモリセルは、記号Ｍ／Ｃで表わされ
、ＮＸＮ−Ｎ２個配列されている。メモリ領域は、この
例では横方向のＮ個、縦方向のＭ個のＮＸＭ個を単位と
したブロックに分かれている。

ビット線ＢＬ、／ＢＬＭ、　　・・・・・・、ＢＬ　　
（Ｎ−Ｍ＋１）〜ＢＬＮは、カラム選択信号Ｃ８Ｌ、〜
ＣＳＬＭ　　・・・・・・ＣＳＬ　（Ｎ−Ｍ＋１）〜Ｃ
３ＬＮでオン、オフ制御されるトランスファゲート、例
えばｎチャネルのＭＯＳトランジスタＴ１を介してブロ
ック毎に設けられたサブＩ１０線（ｐｒｅ　Ｉｌｏ　ｌ
〜ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ　）に接続されている。そし
て、ブロック毎に、サブＩ１０センスアンプ（ｐｒｅ　
ｌ１０Ｓ／Ａ　）が１つづつ設けられている。

この実施例では、各ブロックにダミーワード線ＤＷＬで
制御されビット線ＢＬＭ−・・・、ＢＬＮ−に接続され
たダミーセルＤ／Ｃか１つづつ設けられ、サブＩ１０線
に平行にレイアウトされたサブ１１０線（ｐｒｅ　Ｉｌ
ｏ　１　、−、　ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ　）にメモリ
セルＭ／Ｃと同様に接続されている。

各ブロックのサブＩ１０センスアンプは、夫々サブＩ１
０．Ｉ１０線に接続さりており、サブＩ１０．Ｉ１０線
の増幅電位はカラム選択信号Ｃ８ＬＭ’Ｄ・・・・・・
　Ｃ３ＬＮ’Ｄで制御されるトランスファゲート、例え
ばｎチャネルＭＯＳトランジスタＴ２を介して入出力線
Ｉ１０．Ｉ１０に伝達される。

そしてこのＩｌｏ、Ｉ１０線には、データ入力（ＤＩＮ
）バッファ回路及び、主Ｉ１０センスアンプ（１１０Ｓ
／Ａ　）か設けられている。主Ｉ１０センスアンプの出
力は、データ出力（Ｄｏｕｔ）バッファ回路を介してＤ
ｏｕｔピンから出力される。

第１４図にサブＩ１０センスアンプ、第１５図に主Ｉ１
０センスアンプ、第１６図にダミーセルの回路図を示し
た。センスアンプはここではダイナミック型センスアン
プを用いた。

上記半導体メモリは、アクティブ状態とプリチャージ状
態を有しており、ロウアドレスストローブＲＡＳ　（あ
るいはチップセレクトＣ８）でこれを選択する。以下で
は１ピンのコントロール信号でチップ動作が基本的に決
定される場合を述べるが、従来のＤＲＡＭの様にロウア
ドレスとカラムアドレスを時間で分けてＲＡＳ、Ｌ；Ａ
ｓで取りめむアドレスマルチプレクス方式を用いてもよ
い。

次に、第１７図を参照しながら読出し動作を説明する。

ＲＡＳが“Ｈｏのプリチャージ状態では、メモリセルの
ＭＯＳ）ランジスタＱ２を、ワード線ＷＬ、（ｎ−１，
・・・・・・、Ｎ）を“Ｈ”レベルにしてオフする。そ
して、ビット線ＢＬ、〜ＢＬＭ。

・・・・・・、ＢＬ　（Ｎ−Ｍ＋１）〜ＢＬＮ、ＢＬＭ
″〜ＢＬＮ−及びサブＴ１０．Ｉ１０線（ｐｒｅ　Ｉｌ
ｏ　１ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ　、　ｐｒｅ　Ｉｌｏ　
Ｌ　−ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ　）　。

Ｉｌｏ、Ｔ１０線を第１２図のＶ、電位にプリチャージ
する。この時、ダミーセルＤ／ＣにもｖＰ電位を書込ん
でおく。

次にＲＡＳが“Ｌ”レベルになりアドレスが取り込まれ
ると、例えば第１３図のメモリセルＡを選択する場合、
ワード線ＷＬ、及びカラム選択線Ｃ３ＬＭか活性化され
る。これによりメモリセルのストレージノードＳに蓄積
されていた電荷ＶＢＥＩ　×Ｃｓ　　（Ｃｓは蓄積容量
Ｃのキャパシタンス）は、ビット線ＢＬＭ及びｐｒｅ　
　Ｉｌｏ　　１線に伝達される。ビット線ＢＬＭの配線
の寄生容量をＣＢ、サブＴ１０線（ｐｒｅ　Ｉｌｏ　１
　）の配線の寄生容量をＣｐｒｅｌｌｏとすると、メモ
リセルに“１”が書込まれている場合、サブＴ１０線（
ｐｒｅ　Ｉｌｏ　１　）の電位はプリチャージ電位に対
し、△■″″　（ＣＢＥＩ　　　　Ｖｐ）／だけ上昇す
る。そして、負のベース電流により△Ｖ−（最大ＶＢＥ
Ｉ−Ｖｐまで）まで上昇する。

ダミーワード線ＤＷＬも同様に選ばれるが、ダミービッ
ト線ＢＬＭ−，ｐｒｅ　　Ｉｌｏ　　１線の電位はｖＰ
のままである。従ってｐｒｅＩ１０１線とｐｒｅ　　Ｉ
ｌｏ　　１線の電位差は上記△Ｖ′となる。

この電位差は、ダイナミック型センスアンプであるサブ
Ｔ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ　）でＳ
ＡＮを“Ｈｏにすることにより増幅し、より大きな電位
差となってｐｒｅ　　Ｉｌｏ　　１．ｐｒｅＩｌｏ　１
間に現われる。そして次にＣ８ＬＭ”Ｄを立ち上げ、こ
のデータをＩｌｏ、Ｔ１０線に転送する。そして同様に
Ｉｌｏ、Ｔ１０線に接続された主センスアンプ（Ｉｌｏ
　／　Ｓ／Ａ）をクロックφ１を“Ｈｏにすることによ
り活性化し、Ｄｏｕｔバッファへデータを転送する。そ
して最後にＤｏｕｔパッドから出力する。

サブＴ１０センスアンプ（ｐｒｅ　Ｉｌｏ　ｌ／Ａ　）
の最小感度を〜１０ｍ　Ｖ程度とすると、ＶＢＥＩ−Ｖ
ｐ血０．５Ｖ、　　ＣＢ　−０，５ｐ　Ｆ、　　Ｃｐｒ
ｅ　ｌ１０＝　　０．５ｐＦとしてＣ５は例えば２０ｆ
Ｆ以上あれば良い。

所望により、ビット線をサブＴ１０センスアンプを介さ
ず、ＭＯＳトランジスタＴ１を介して直接Ｔ１０．Ｉ１
０線に接続し、主センスアンプ（１１０Ｓ／Ａ　）で直
接センスすることも可能である。

読み出しか行なわれたメモリセルは、バイポーラトラン
ジスタＱ２かＶ　Ｂ［！ＯＩ　Ｖ　ＢＥＩの２つの安定
点を持つので元の“１”又は“０”に復帰する。

他方、ワード線で選択されながらＤｏｕｔから読出され
なかったメモリセルのストレージノードＳの電位は、“
１”であれば＋△Ｖ、“０”であれば、△Ｖ、Ｖ、に対
して変動し、“１”の場合は負ノヘース電流（−）　Ｉ
　ｓ　、　　“０”の場合は正のベース電流ＩＢによッ
テ夫々ＶＢＥＩ　＋　　ＶＢＥＯ＝　Ｏｖｌ＝、ワード
線をオフした後、戻る。この様に上記メモリセルは自己
増巾能力があるので非破壊読出しであり、ＤＲＡＭの様
にビット線対毎にセンスアンプを設けなくてもよくなる
。

書込みは、第１８図に示した様に、ＲＡＳ及びライトイ
ネーブ信号ＷＥを“Ｌ“とし、ＤＩＮバッファからＴ１
０線、ｐｒｅＩ１０線、ビット線を経由してワード線で
選択されたメモリセル第１８図はメモリセルＡへの書込
みを示すに所定の電位を書込むことにより行なう。ＤＩ
Ｎバッファの電流供給能力をメモリセルのＮＰＮ　）ラ
ンジスタの流せるベース電流ＩＢより大と設定し、“１
”の場合はＶＢＥｌ＋　　“θ″の場合は■ＢＥｏをス
トレージノドＳに強制的に書込む。“１”の場合　Ｖｐ
＜“１”の場合ＶＰ〉を書込んでもよい。

バイポーラトランジスタのエミッタ電位■Ｅ、、をクロ
ッキングさせた場合のメモリセル動作を以下に説明する
。

第２１図は、第１９図のメモリセルの動作状態を示し、
このメモリセルにおいて、トランスファーゲートにはＰ
ＭＯＳが用いられ、バイポーラトランジスタにはＮＰＮ
が用いられる。第２１図（ａ）。

（ｂ）はメモリセルの記憶ノードＳに“０”、′１”を
それぞれ記憶している状態を表わしており、記憶ノード
Ｓの電位ＶＳはそれぞれ、ＩＶ、２Ｖとなっている。こ
の場合、バイポーラトランジスタのベース（記憶ノード
Ｓ）は、ベース・コレクタ間接合も、ベース・エミッタ
間接合も逆バイアスされているために、フローティング
状態である。

従って、記憶ノードＳに蓄えられている電荷（ベース・
コレクタ間接合容量および、ベース・エミッタ間接合容
量に蓄えられている電荷）は、ＤＲＡＭのように、ある
保持特性に従い保持される。

このメモリセルのリフレッシュサイクルは、メモリセル
のデータ保持特性に従って、決定すれば良い。

次に、このメモリセルの読み出しの状態が第２１図（ｅ
）　、　　（ｄ）　ｉ：示されティる。ＷＬ、−５Ｖ−
Ｏｖとワード線が選択されると同時に、ワード線により
選択されたセルのエミッタ電位もＶＥ、−３■→１ｖと
なる。これにより、バイポーラトランジスタのベース・
エミッタ間接合が順バイアスされ、バイポーラトランジ
スタが活性化される。

コレクタ・エミッタ間電圧ＶＣＥとして、逆方向ベース
電流特性が現われる電圧、例えば、４Ｖ　（５Ｖ−Ｉ　
Ｖ）と高くすると、ベース・エミ・ツタ間の電圧に従っ
て、第２０図に示したベース電流ＩＢか流れる。

即ち、第２１図（ｃ）のように、ＶＳ−ＩＶ。

ＶＥ、−ＩＶの時、即ちベース・エミッタ間の電圧がＯ
Ｖ（ＶＢｇｏ）の時、ベース電流はほぼ０に等しく、ビ
ット線ＢＬゎの電位変動はない。一方、第２１図（ｄ）
　（７）ように、Ｖ、−２Ｖ、ＶＥ、−ＩＶＯ時、即ち
ベース・エミッタ間の電圧がＩＶ（ＶＢＥＩ）の時は、
記憶ノードＳの電位Ｖｓ−２Ｖに対して、読み出し始め
にビット線の電位はＢＬ、−ＩＶと低いために、バイポ
ーラのレクタへ からベースへ向って、逆方向のベース電流が流れ、それ
がトランスファーゲートを介して、ビ・ント線ＢＬ、に
流れ込み、ビット線の電位を■５と等しい２Ｖまで上昇
させる。

書き込み時は、“θ′書き込みはＢＬ、を１ｖとし、“
１”書き込みはＢＬ、を２Ｖとして、ワード線ＷＬ、を
０■、エミッタＶＥゎを１■にする。読み出しまたは書
き込みが終了したら、再びワード線及び、エミッタの電
圧を元の電圧、即ち、ＷＬ、、−５Ｖ、ＶＥ。−３Ｖ　
ｉ、：戻すレル。コノヨうに、°この発明のメモリセル
は、データ記憶時は、記憶ノードに接続されている容量
をフローティングとして、ＤＲＡＭのようにデータを記
憶するが、読み出し時には、バイポーラトランジスタを
活性化させ、特に“１２読み出し時に、ゲイン（Ｇａ１
ｎ）セルとして作動する。

なお、エミッタ電位（ＶＥ、）は、書き込み時には、変
化させずに一定として、読み出し時にのみ、変化させて
も本発明は有効に働く。また、エミッタ電位の変化は、
ワード線の電位の変化と同時にする必要はなく、先にエ
ミッタ電位を変化させても、また、先のワード線の電位
を変化させても、本発明は有効に働く。

また、記憶ノードＳの容量として、ベース・コレクタ間
接合の容量、ベース・エミッタ間接合の容量以外に、静
電容量を付加しても良い。静電容量としては、現ＤＲＡ
Ｍで用いられている、埋め込み型（トレンチ）キャパシ
タや、積み上げ型（スタック）キャパシタを使用した場
合でも本発明は有効に働く。付加する静電容量の値は、
ソフトエラー率から決定すれば良い。

第２２図の実施例では、ワード線ＷＬ。とエミ・ツタと
か接続され、両者に同し電圧か印加される。

即ち、ＷＬ、−ＷＥ、−５ｖとなる。第４図（ａ）に示
す状態では、■ｓ−Ｏ■、ＷＥゎ一５■であり、この状
態では、“０”が記憶されている。第２２図（ｂ）に示
す状態では、ＶＳ−ＩＶ、ＶＥ、−５■であり、この状
態では、“１”が記憶されている。データを読み出すと
き、ワード線ＷＬ、およびエミッタ電圧ＶＥゎがＯｖに
される。この時、エミッタ・コレクタ間に逆方向電流特
性が現われる電圧、即ち５Ｖ　（Ｖｃ−ＶＥ、：　５Ｖ
−ＯＶ）が印加され、ベース・エミッタ間電圧に従って
、第２０図に示すようにベース電流が流れる。第２２図
（Ｃ）の場合、ベース・エミッタ間電圧がＯＶであるの
で、ベース電流はほぼＯに等しく、ビット線ＢＬ。の電
位変動しない。即ち、“０”が読み出される。これに対
して、第２２図（ｄ）の場合、ベース・エミッタ間電圧
がＩＶであり、記憶ノードＳの電位Ｖｓに対してビット
線ＢＬ、の電位がＩＶと低いので、バイポーラトランジ
スタのコレクタからベースに向かって逆方向のベース電
流が流れ、この電流がトランスファーゲートを介してビ
ット線ＢＬｅに流れ込み、ビット線の電位をＶ５と等し
いＩＶまで上昇させる。この時、“１”が読み出される
。

第２３図は、記憶ノードＳの電位Ｖ　ＣＥＬＬを示した
図である。メモリセル選択時／非選択時のエミッタ電極
線の電位振幅をΔＶＥとすると、記憶ノードＳの電位は
容量結合により△Ｖ　ＣＥＬＬだけ振幅する。この振幅
の値はベース・コレクタ間接合の容量ＣＢＥとベース・
コレクタ間接合の容量ＣＢＣ（その他の容量は無視する
）と、△ＶＥとから次式により決まる。

ＢＥ △ｖＣＥＬＬ＝　　ＣＢＣ＋　ＣＢＥ　　△ＶＥ従って
、メモリセルの非選択時にベース・エミッタ間接合か逆
バイアスになり、記憶ノードＳがフローティング状態と
なる条件は次式のようになる。

△Ｖ　Ｅ　＞　＝△ＶＣＥＬＬ＋ＶＢＥＩユエニ、△ｖ
Ｅ＞ＣＢＣ＋ＣＢＥ−ｖＢＥＩＢＣ 次に、このバイポーラトランジスタＱ１の書き込み用ビ
ット線ＷＢＬとベースとの間に、書き込み用のワード線
ＷｗＬがゲート入力する書き込み用のトランスファート
ランジスタＱ２を有し、読み出し用ビット線ＲＢＬとエ
ミッタとの間に、読み出し用のワード線ＲＷＬがゲート
入力する読み出し用のトランスファートランジスタＱ３
を有するメモリセルの実施例について、以下に説明する
。

第２４図は、そのメモリセルの等価回路図である。

また、第２５図は、メモリセルアレイと周辺回路のレイ
アウト図である。第２４図で示したメモリセルは記号Ｍ
／Ｃで表らされ、ＮＸＮ−Ｎ２個配列されている。メモ
リ領域は、この例では、横方向のＮ個、縦方向のＭ個の
ＮＸＭ個を単位としたブロックに分かれている。書き込
みビット線Ｗ、Ｌ、〜ＷＢＬＭ、・・・・・、　ＷＢＬ
　（Ｎ　　Ｍ＋　１　）〜ＷＢＬＮは書き込み用カラム
選択信号Ｗ。５，１〜ＷＣ５ＬＭ、・・・・・・ＷＣ５
Ｌ　　（Ｎ−Ｍ＋１）〜Ｗｃ５５Ｍでオン、オ玄制御さ
れる書き込み用トランスファゲート、例えば、ｎチャネ
ルのＭＯＳトランジスタＴＭを介して、ブロック毎に設
けられたサブＩ線（ｐｒｅＩ、〜ｐｒｅ　ＩＮ／Ｍ）に
接続されている。そして、ブロック毎にインプットバッ
ファが１つずつ設けられている。　各ブロックのインプ
ットバッファは、書き込み用カラム選択信号Ｗｃ５Ｌ、
　　・・・・・・ＷＣ５ＬＮ／Ｍ−で制御されるトラン
スファゲート、例えば、ｎチャネルＭＯ３）ランジスタ
Ｗ１２を介して、書き込み線Ｉに接続されている。そし
て、このＯ線には、データ入力（ＤＩＮ）バッファ回路
が設けられている。

同様に、読み出しビット線ＲＢＬ、〜ＲＢＬＭ　＋　・
・・・・・、　　ＲＢＬ　（Ｎ　　Ｍ＋　１　）〜ＲＢ
ＬＮは読み出し用カラム選択信号ＲＣ５ＬＩ〜ＲＣ５Ｌ
Ｍ、　−−、ＲＣ３Ｌ　　（Ｎ−Ｍ＋１）〜ＲＣ３ＬＮ
てオン、オフ制御される読み出し用シランスフアゲート
、例えばｎチャネルのＭＯＳトランジスタＴＲ１を介し
て、ブロック毎に設けられたサブＯ線（ｐｒｅ　Ｏ、〜
ｐｒｅ　ＯＮ／Ｍ）に接続されている。そして、ブロッ
ク毎にサブＯセンスアンプ（ｐｒｅ　ＯＳ／Ａ　）が１
つずつ設けられている。各ブロックのサブＯセンスアン
プは、夫々サブＯ線に接続されており、サブＯ線の増幅
電位は、読み出し用カラム選択信号Ｒ６３５３，・・・
・・・ＲＣ５ＬＮ／Ｍ−で制御されるトランスファゲー
ト、例えばｎチャネルＭＯＳトランジスタＴＲ□を介し
て、読み出し線０．０線に伝達される。そして、この０
、Ｕ線には、主０センスアンプ（ＯＳ／Ａ　）が設けら
れている。主０センスアンプの出力は、データ出力（Ｄ
ｏｕｔ）バッファ回路を介して、ＤＯｕｔピンから出力
される。書き込みは、第２６図に示した様にＣ８および
ライトイネーブルバー信号ＷＥを“Ｌｏとし、ＤＩＮバ
ッファから、０線、ｐｒｅＯ線書き込み用ビット線を経
由して、書き込み用ワード線で選択されたメモリセル第
２６図は、メモリセルＡへの書き込みを示すに所定の電
位を書き込むことにより行なう。ＤＩＮバッファの電流
供給能力をメモリセルのＮＰＮ　）ランジスタの流せる
ベース電流ＩＢより大と設定し、“１”の場合はＶＢＥ
Ｉ、　　“Ｏ”の場合はＶ　ＢＥＯをストレージノード
Ｓに強制的に書き込む。“１”の場合ｖＰ以上。

“０“の場合Ｖ、以下を書き込んでもよい。

次に、第２７図を参照しながら読み出し動作を説明する
。読み出しワード線が非選択状態にある時、メモリセル
のバイポーラトランジスタのエミッタ電位は“Ｈ°状態
にあり、ベース・エミッ平間のＰＮ接合には逆バイアス
電位が加わるように、エミッタノードはｖＥｆｆｉによ
り充電されている。

Ｃ８が“Ｌ”となり、アドレスが取り込まれると、例え
ば第２５図のメモリセルＡを選択する場合、読み出し用
ワード線ＲＷ、、および読み出し用カラム選択線ＲＣ５
ＬＭが活性化される。

読み出し用ビット線ＲＢＬＭ　％サブＯ線ｐｒｅｏ。

は、“Ｌ”になり、メモリセルのパイポーラトラタ ンジスタのベース・エミッ鈑間のＰＮ接合が順バイアス
状態になり、記憶ノードであるベース電位に応じて、コ
レクタからエミッタへの直流電流か流れる。このエミッ
タ電流を第２８図に示したサブ０センスアンプｐｒｅ　
　ＯＳ／Ａで検出して、その情報を読み出し線Ｏ２Ｏに
伝達する。メモリセルの読み出し電流であるバイポーラ
トランジスタのエミッタ電流は、ベース電位かＶｓ）：
ｏ　　（“０゜記憶時）とＶＢＥＩ　　（“１”記憶時
）と数桁具なり、ベース電位が■３，１の時の読み田し
電流は、例えば、１０μＡ以上ある。００に伝達された
データは、主読み出しセンスアンプＯＳ／Ａで増幅され
、最後にＤｏｕｔバッファから、Ｄｏｕｔパッドへデー
タの出力が行なわれる。

読み出しが終了すると、選択された読み出し用のワード
線ＲＷＬ１が非選択状態に戻る前に、第２５図、第２８
図のＶ　Ｂ、　ＧｅｎｅｒａｔｏｒのφＰが“Ｈ２にな
ることにより、選択メモリセルのバイポーラトランジス
タのエミッタノードはｖ２゜か充電される。

これにより、バイポーラトランジスタのベース・エミッ
タ間のＰＮ接合には逆バイアスが印加される。

このメモリセルのリフレッシュ動作は、読み出し用ワー
ド線を選択して行なう。この場合、バイポーラトランジ
スタのベース・エミッタ間接合が順バイアスされると、
コレクタ・エミッタ間に直流電流が流れ、ベース・コレ
クタ間のＰＮ接合におけるインパクトイオン化により、
記憶ノードであるベースのリフレッシュが行なわれる。

こうして、自己増幅能力のあるベースノードのリフレッ
シュが終了すると、再びエミッタをＶ８゜に充電し、ベ
ース・エミッタ間のＰＮ接合を逆バイアス状態にして選
択して、読み出し用ワード線を“Ｌ”にしてリフレッシ
ュ動作を終了する。

′第２９図を用いてこのメモリセルの製造工程を示す。

（ａ）は平面図、（ｂ）はそのＡ−Ａ−断面図である。

具体的にその製造工程を説明すると、まず、Ｐ−型シリ
コン基板１に５ｂ２０８雰囲気で１２５０℃、２５分、
Ｓｂを熱拡散して、Ｎ＋型埋込み層２を形成する。

次いで、５ｉＨ２Ｃβ＋Ｂ２Ｈ６雰囲気で１１５０℃、
１０分の処理により、Ｐ−型エピタキンヤルシリコン膜
を成長させた。この後、リンＰ゛を加速電圧１６０Ｋ　
ｅ　ｖ　、　　ドーズｆｆｉ　５　Ｘ　１０１２ｃｍ−
２でイオン注入し、Ｎ２雰囲気中で１１００℃、２９０
分の拡散によりＮ型ウェル３を形成した。そして、コ双
敷うナ法による熱酸化膜であるフィールド酸化膜４によ
り、素子分離を行なう。

次に、ゲート酸化膜５を形成後ＰチャネルＭＯ８ｈラン
ジスタのゲート６がリンドープポリシリコンにより設け
られている。このゲート電極６はメモリセルアレイのワ
ード線として使う。

ゲート電極６に自己整合して、ＰチャネルＭＯＳトラン
ジスタのソース１　ドレインとなるＰ＋型層７１．７２
が設けられている。この際、層７１．７□は同一工程で
作られてもよいが、別工程として、ＮＰＮバイポーラト
ランジスタのベースにもなる層７２の濃度を７１よりも
低くしても良い。

次にビット線Ｐ”領域を保護するためのＣＶＤ５ｉｎ２
膜８をバターニング後、書き込み用ＰチャネルＭＯＳト
ランジスタのゲート電極６とフィールド酸化膜４との間
の開口部９に、ヒ素を注入してｎ型エミツタ層１０を形
成する。ｎ型エミッタ１２の不純物濃度は２　Ｘ　１０
２０ｃｍ−３、整合深さ０，１５μｍ、Ｐ−型ベースで
ある８２の不純物濃度は３　Ｘ　１３１８ｃｍ−’、整
合深さ　０．３μｍである。

次にＰ＋層８２上に、コンタクト孔１１が開けられる。

次に第１層目のＡｆ２１２かバターニングされ、書き込
み用ビット線となる。

次に全面にＣＶ　Ｄ　Ｓ　ｉ　２膜１３を堆積させ、読
み出し用ビット線Ｐ゛層に接続している第１層目のＡｅ
１２上にコンタクト１４を開ける。

最後に、第２層目のＭをバターニングして読み出し用ビ
ット線１５として、全面に保護膜１６を堆積させて完成
する。

以上までの説明では、Ｐ型ＭＯＳ）ランジスタとＮＰＮ
型バイポーラトランジスタでＳＲＡＭを構成する例を示
してきたが、全く逆にして、Ｎ型ＭＯＳトランジスタと
ＰＮＰ型バイポーラトランジスタを用いた場合でも本発
明は有効である。

なお、以上までの説明は、バイポーラトランジスタのエ
ミッタｎ“をインプランテーション（不純物注入）によ
って形成する例を示してきたが、ｎ＋ドープしたポリシ
リコンをベースに接触させ、ポリシリコンを通して、エ
ミッタｎ＋層を形成した場合でも、本発明は有効である
。

［発明の効果］ 本発明によれば、逆方向ベース電流を用いた全く新しい
メモリを提供することができる。

【図面の簡単な説明】

第１図は、ＮＰＮバイポーラトランジスタを用いた動作
回路図、第２図はバイポーラトランジスタの断面図、第
３図はその不純物プロファイルを示す図、第４図はＶ　
ＣＥ−６，２５Ｖの場合のベース電流を示す図、第５図
はＶ　ＣＥ−５，７５Ｖの場合を示す図、第６図はＶ　
ＣＥ−１，ＯＶの場合を示す図、第７図はその動作を説
明する図、第８図は電圧保持回路に適用した場合を説明
する図、第９図はその動作を説明するための図、第１０
図は他の例を示す図、第１１図、第１２図、第１３図、
第１４図、第１５図、第１６図、第１７図、第１８図は
メモリに適用した場合を示す図、第１９図はこの発明の
１実施例に従った半導体記憶装置のメモリセルの回路図
、第２０図はバイポーラトランジスタの動作特性図、第
２１図は第１図のメモリセルの動作を説明する図、第２
２図はその他の実施例であるワード線とエミッタ電極選
択線を接続したメモリセルの動作を説明する図、第２３
図は記憶ノードの容量結合を説明する図であり、（ａ）
はメモリセルの断面、（ｂ）および（Ｃ）はメモリセル
の各部の電位を示す図、第２４図は、この発明の１実施
例に従った半導体記憶装置のメモリセルの回路図、第２
５図は、メモリセルアレイと周辺回路図のレイアウト図
、第２６図、第２７図は、書き込み時、読み出し時の主
要クロックの動作タイミング波形図、第２８図はＶ　Ｅ
、　　Ｇｅｎｅｒａｔｏｒ　、サブＯセンスアンプｐｒ
ｅ　　ＯＳ／Ａの回路図、第２９図は、このメモリセル
の製図工程を示す図で　（ａ）は平面図、　（ｂ）はそ
のＡ−Ａ　　断面図である。

Claims (3)

【特許請求の範囲】
1. （１）ベース、エミッタ間電圧が増大するに従いベース
   電流の極性が変化するようにコレクタ、エミッタ間電圧
   を制御したバイポーラトランジスタと、このバイポーラ
   トランジスタのベースと書き込み用ビット線との間に設
   けられ、書き込み用ワード線で制御されるスイッチング
   素子と、前記バイポーラトランジスタのエミッタと、読
   み出し用ビット線との間に設けられ、読み出し用ワード
   線で制御されるスイッチング素子とを備えた事を特徴と
   する半導体記憶装置。
2. （２）前記半導体記憶装置はメモリセルであり、このメ
   モリセルが配列形成され、前記書き込み用ビット線を介
   してメモリセルに書き込みを行ない、メモリセルのデー
   タを読み出し用ビット線を介して読み出すようにした事
   を特徴とする請求項１記載の半導体記憶装置。
3. （３）前記半導体記憶装置は、書き込み動作と読み出し
   動作とが同時に行なえることを特徴とする請求項１又は
   ２項記載の半導体記憶装置。