JPH03283176A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、強誘電体メモリに関する。

（従来の技術） 強誘電体メモリは、近年その高集積性、高速性、不揮発
性から注目を集めている。これは、強誘電体の持つ自発
分極を外部から加える電界によって反転させ、その方向
によって１ビットの情報を記憶させようとするものであ
る。

強誘電体は、その印加電圧と内部に生じる自発分極との
間に第２６図に示すようなヒステリシス特性を有する。

強誘電体に電圧ＶＭを印加するとＡ点で示される分極を
生じる。強誘電体に印加する電圧を次第に下げていき、
ついにＯｖになってもＢ点で示される分極が残る。更に
、逆の電圧を印加していくと電圧−■２て０点で示され
る分極が生じ、この電圧を上げていき、ＯＶになった時
には強誘電体にはＤ点で示される分極が残る。このよう
に強誘電体においては、外部から印加する電圧がＯＶの
状態で強誘電体に残る分極、つまり残留分極がＢ点と０
点の２つの状態を有することになる。これを読み出すに
は、例えば電圧ｖＭを外部から印加すると、Ｂ点にあっ
たものは（Ａ−Ｂ）に相当する電流が流れるだけである
が、Ｄ点にあったものは（Ａ−Ｄ）に相当する大きな電
流が流れることになり、Ｂ点にあったか、Ｄ点にあった
かを区別できることになる。この２つの状態を１ビット
の情報に対応させるのが強誘電体メモリの原理である。

上述したように強誘電体メモリとして使用するには、書
き込み、読み出しの−に強誘電体の分極を任意に反転さ
せる必要がある。しかしながら、強誘電体の分極を反転
させるためには強誘電体を挟む一対の電極の電位の上下
関係を反対にしなければならない。即ち、第２７図に示
すように強誘電体１１を挟む一対の電極１２．１３のう
ち第１電極１２がＬレベル、第２電極１３がＨレベル、
或いはその逆の状態を実現するるためには、画電極１２
．１３にＬ１Ｈレベルの電位がかかるようにしなければ
ならない。例えば、Ｊ、Ｔ、ＥＶＡＮＳらがＩＥＥＥ　
ＪＯＵＲＮＡＬ　０ＦＳＯＬＩＤ−８ＴＡＴＥ　ＣＩＲ
ＣＵＩＴＳ　ＶＯＬ、２３．Ｎｏ５１９８８の中のＡｎ
　Ｅｘｐｅｒｉｍｅｎｔａｌ　５１２ｂｉｔＮｏｎｖｏ
ｌａｔｌｉ　Ｍｅｍｏｒｙｗｉｔｈ　Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ　Ｓｔｏｒａｇｅ　Ｃｅ１ｌ　”で示されて
いるように強誘電体の一方の電極をＦＥＴを介してビッ
トラインに繋げ、他方の電極をドライブラインとして各
々のセンスアンプ、ドライプラインドライバに接続した
強誘電体メモリが知られている。この強誘電体メモリは
、ビットラインとドライブラインの電位の上下関係に従
い、強誘電体の分極方向を食えるようにしている。しか
しながら、かかる構成ではワードラインと同じ本数だけ
ドライブラインが必要となるばかりか、それに応じて周
辺回路も複雑化するという問題がある。

一方、従来のキャパシタによるダイナミックランダムア
クセスメモリ（ＤＲＡＭ）では、キャパシタに電荷か蓄
えられているか否かで１ビットの情報を記録するため、
キャパシタの一方の電極のみをＬ又はＨレベルの電位に
すれば、他方の電極はそのいずれかの電位に固定してお
くことによって、電位差を生じた時に電荷が蓄えられ、
等電位の時には蓄えられない状態にすることができる。

即ち、従来のキャパシタによるＤＲＡＭでは全てのメモ
リセルのキャパシタの電極の一方を共通にすることがで
き、配線が簡単である。

このように強誘電体メモリでは、分極方向を反転させる
ためにはメモリセルの強誘電体の電極の両方を各々独立
してその電位関係が反対にできるように例えばドライバ
に接続する必要がある。このため、配線が従来のＤＲＡ
Ｍに比べて複雑になるという問題を生じる。これを回避
するため、前述した文献には、同じワードラインに接続
されているメモリセルについては強誘電体を挾み、かつ
ＦＥＴの接続されていない電極を共通にする強誘電体メ
モリが記載されている。しかしながら、ある方向に分極
するメモリセルを一旦分極した後、反対方向に分極する
メモリセルを分極する方式を採用しているため、従来の
ＤＲＡＭに比べて書き込み時間が２倍になるという問題
がある。その上、ワードラインの数だけその共通のライ
ンを用意しなければならない。また、強誘電体の分極反
転にはある一定の時間がかかることが知られており、前
記強誘電体メモリではメモリセルが選択されてからデー
タが確定するまでの時間、つまりアクセスタイムが長く
なるという問題がある。更に、強誘電体においては分極
反転を繰り返すうちに自発分極量が減少してしまう疲労
現象（ウェア・アウト）が観測され、書き替え回数が制
限されるという問題があった。

（発明か解決しようとする課題） 本発明は、上記従来の問題点を解決するためになされた
もので、従来のＤＲＡＭと同様な構造で強誘電体の分極
反転を行うことが可能で、更にアクセスタイムが短く、
長寿命の強誘電体メモリを提供しようとするものである
。

［発明の構成コ （課題を解決するための手段） 本発明に関わる強誘電体メモリは、強誘電体の分極によ
って１ビットの情報を記録する強誘電体メモリにおいて
、前記強誘電体を挟む一対の電極のうち、第１電極に１
ビットの情報の二値の書き込みに対応する２つの電位の
いずれかを与える手段を接続し、第２電極に前記二値の
書き込みに対応する２つの電位間の中間もしくは略中間
の電位を保持させる手段を接続したことを特徴とするも
のである。

また、本発明に係わる別の強誘電体メモリは、強誘電体
の分極によって１ビットの情報を記録する強誘電体メモ
リにおいて、前記強誘電体を挾む一対の電極のうち、第
１電極に１ビットの情報の二値の書き込みに対応する２
つの電位のいずれかを印加する手段を接続し、第２電極
に前記二値の書き込みに対応する２つの電位間の中間も
しくは略中間の電位を保持させるか、又は前記二値の書
き込みに対応する２つの電位のいずれかを印加する手段
を接続したことを特徴とするものである。

前記強誘電体としては、例えばジルコン酸チタン酸鉛（
ＰＺＴ）等が挙げられる。

前記電極としては、例えばアルミニウム、多結晶シリコ
ン、金属シリサイド、タングステン、白金、金等を挙げ
ることができる。

前記第１、第２の電極に印加される電位は正電位のみな
らず負電位でもよい。

（作用） 本発明によれば、従来のＤＲＡＭと同様な構造、つまり
強誘電体を挟む電極のうち、第２電極を全てのメモリセ
ルについて共通にすることができるため、配線及び制御
回路を簡略化できる。これは、メモリセルの集積度を向
上でき、メモリセルの数が増加するほど有利である。

更に、本発明に係わる別の強誘電体メモリによれば電源
の印加中に第２電極の電位を二値の書き込みに対応する
いずれかと等しくする手段を付加することによって、第
１、第２の電極間の上下関係が変わらないため、分極方
向は変化しないが、画電極が等しい時には電荷が蓄えら
れず、異なる時には電荷が蓄えられるという、強誘電体
の大きな誘電率を利用した小さなキャパシタ面積で十分
なＳ／Ｎが得られるＤＲＡＭとして動作させることがで
きる。この場合、強誘電体の分極方向が反転しないため
、分極反転に伴うアクセスタイムの遅れや強誘電体の疲
労による寿命の制限を回避できる。この際にも、従来の
ＤＲＡＭと同構造であるため、リフレッシュ動作、読み
出し、書き込み等、全てＤＲＡＭと同一回路で実現でき
る。電源を落す前には、リフレッシュ動作を行った後、
第２電極の電位を二値の書き込みに対応する２つの電位
の中間にすれば、保持データに応じて強誘電体の分極か
変化して不揮発状態で情報を記憶できる。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。

実施例１ 第１図は、本実施例１の強誘電体メモリの回路図である
。このメモリは、列方向に延びる複数のビット線対ＢＬ
、　　ＢＬ、・・・ＢＬ、、ＢＬ、と行方向に延びるワ
ード線ＷＬ、・・・ＷＬ、、及び一対のダミーワード線
ＤＷＬＳＤＷＬ’　を有する。前記ビット線ＢＬ＋　　
ＢＬｔ　−ＢＬ、　、ＢＬ−と前記ワード線ＷＬ、・・
・ＷＬ、の交差部には、１つの強誘電体コンデンサ及び
１つのトランジスタからなる強誘電体メモリセルがそれ
ぞれ接続され、前記ビット線ＢＬ＋　、ＢＬｔ　−ＢＬ
−、ＢＬ−と前記ダミーワード線ＤＷＬ、ＤＷＬ’　の
交差部には、１つの参照用常誘電体コンデンサと１つの
トランジスタからなるダミーセルがそれぞれ接続されて
いる。前記ワード線ＷＬ、及び一方のダミーワード線Ｄ
ＷＬを選択することにより、前記一方のビット線（例え
ばＢＬ、）に接続されるメモリセルに対して他方のビッ
ト線（例えばＢ　Ｌ　Ｉ　）に接続されるダミーセルが
選択される。単純化するために以下、ビット線ＢＬ、　
　ＢＬ、と前記ワード線ＷＬ１、ＷＬ２の交差部に接続
される２つのメモリセル、ビット線ＢＬ、　、ＢＬ、−
と前記ダミーワード線ＤＷＬ、ＤＷＬ’　の交差部に接
続される一対のダミーセルを中心にして説明する。

一方のビット線ＢＬ、とワード線ＷＬ、の交差部に接続
されるメモリセルは、強誘電体コンデンサＭＣ及びスイ
ッチングトランジスタＭＦとから構成されている。この
強誘電体コンデンサＭＣは、例えばスパッタ法等により
成膜されたジルコン酸チタン酸鉛からなる強誘電体層を
例えば白金からなる第１、第２の電極で挟んだ構造を有
する。前記コンデンサＭＣの第１電極は、前記スイッチ
ングトランジスタＭＦを介して一方のビット線ＢＬ、に
接続されている。前記コンデンサＭＣの第２電極は、プ
レート線ＰＬに接続されている。

ここで、ＬレベルとしてＶｓｓＳＨレベルとしてｖＣｃ
を選び、前記プレート線ＰＬを１／２ＶＣＣ電位とした
。また、前記電位を与える方式は外部から供給する、内
部で作成するなど各種考えられるが、本実施例１（以下
の実施例でも同様）では抵抗による分圧によって得た。

前記スイッチングトランジスタＭＦのゲートは、前記ワ
ード線ＷＬ１に接続されている。また、他方のビット線
ＢＬ、とワード線ＷＬ２の交差部に接続されるメモリセ
ルは、前述したのと同様な構造の強誘電体コンデンサＭ
Ｃ’及びスイッチングトランジスタＭＦ’　　とから構
成されている。前記コンデンサＭＣ’　の第１電極は、
前記スイッチングトランジスタＭＦ’　を介して他方の
ビット線ＢＬ、に接続されている。

前記コンデンサＭＣ’　の第２電極は、前記プレート線
ＰＬに接続されている。前記スイッチングトランジスタ
ＭＦ’　のゲートは、前記ワード線ＷＬ２に接続されて
いる。

前記一方のビット線ＢＬ、と他方のダミーワード線ＤＷ
Ｌ’　の交差部に接続されるダミーセルは、参照用常誘
電体コンデンサＤＣ及びスイッチングトランジスタＤＦ
とから構成されている。この常誘電体コンデンサＤＣは
、前記強誘電体コンデンサＭＣが分極反転しない場合と
する場合の間の電流が流れ込む容量を持つ常誘電体層を
例えば白金からなる第１、第２の電極で挟んだ構造を有
する。

前記コンデンサＤＣの第１電極は、前記スイッチングト
ランジスタＤＦを介して一方のビット線ＢＬ、に接続さ
れている。前記コンデンサＤＣの第２電極は、前記プレ
ート線ＰＬに接続されている。前記スイッチングトラン
ジスタＤＦのゲートは、前記他方のダミーワード線ＤＷ
Ｌ’　に接続されている。また、他方のビット線ＢＬ、
と一方のダミーワード線ＤＷＬの交差部に接続されるダ
ミーセルは、前述したのと同様な構造の常誘電体コンデ
ンサＤＣ’及びスイッチングトランジスタＤＦ’　とか
ら構成されている。前記コンデンサＤＣ’　の第１電極
は、前記スイッチングトランジスタＤＦ’　を介して他
方のビット線ＢＬ、に接続されている。前記コンデンサ
ＭＣ’　の第２電極は、前記プ°レート線ＰＬに接続さ
れている。前記スイッチングトランジスタＤＦ’　のゲ
ートは、前記−方のダミーワード線ＤＷＬに接続されて
いる。このようなメモリセル及びダミーセルを有する強
誘電体メモリにおいて、書き込み動作、保持動作、及び
読み出し動作に必要な周辺回路も従来のダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）とほぼ同じである。

即ち、前記ワード線ＷＬ１、ＷＬ２はローデコーダ／ワ
ード線ドライバ１に接続され、前記各ダミーワード線Ｄ
ＷＬ１ＤＷＬ’　はダミーワード線デコーダ／ドライバ
２に接続されている。

前記ビット線対ＢＬ、　、ＢＬ、は、読み出し時に該ビ
ット線対ＢＬ、　　ＢＬ、をプリチャージ電位Ｖｐ（に
する第１イコライズ回路３、書き込み後に該ビット線対
ＢＬ、　、ＢＬ、をコンデンサＭＣ。

ＭＣ’　の第２電極と同じ！／２Ｖｃｃにしてメモリセ
ルの電荷をキャンセルする第２イコライズ回路４に接続
されている。前記第１イコライズ回路３は、第１クロツ
ク信号φ１により動作される。なお、前記第１イコライ
ズ回路３からのプリチャージ電位ＶＰＣはＶ（（とＶ、
の電位が選択できるようになっている。前記第２イコラ
イズ回路４は、第２クロツク信号φ２により動作される
。また、前記ビット線対ＢＬ、　　ＢＬ、はセンスアン
プ信号φＡＣＴ　Ｓ９！’ＡＣＴにより動作されるセン
スアンプ５に接続されている。更に、前記ビット線対Ｂ
Ｌ、、ＢＬ、は、カラム選択用スイッチングトランジス
タＣＦ　、１、ＣＦ＋ｂ及びデータ入出力線Ｉ１０、Ｉ
ｌｏを介して図示しないデータ入出力線に接続されてい
る。前記カラム選択用スイッチングトランジスタＣＦ、
、、ＣＦ、、のゲートは、カラム選択線Ｃ３Ｌ、を介し
てカラムデコーダ／カラムセレクト線ドライバ６に接続
されている。

［書き込みモートコ 上述した本実施例１の強誘電体メモリでの書き込み動作
およびタイミングを第５図を用いて説明する。

従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ
）と同様に、チップイネーブルσＴをＬレベルに下げる
前に書き込み信号ＷＥをＬレベルにしておくことにより
、書き込みサイクルが開始される。チップイネーブルＣ
ＥをＬレベルに下げる以前に、メモリアドレス及び図示
しないデータ入出力部からの書き込みデータＤＩＮは確
定しているものとする。チップが選択されていない時に
は、第２クロツク信号φ２をＶＣＣとして第２イコライ
ズ回路４を動作し、ビット線対ＢＬ、、ＢＬ、は１／２
Ｖ、ｃにプリチャージ、イコライズされている。

第２クロツク信号φ２をＶＳｌｌにすると、ビット線対
ＢＬ、　　ＢＬ、のプリチャージ、イコライズが解除さ
れる。この時、データ入出力線Ｉ１０、Ｉｌｏはデータ
入出力部からの書き込みデータＤＩＮに従い信号がＶＳ
ＳまたはＶＣＣに確定している。

その後、アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ１を動作し、選択されたワード線ＷＬ、
をＶＳＳからｖｃｃに引き上げる。この時、ワード線Ｗ
Ｌ、に繋がるメモリセルのスイッチングトランジスタＭ
Ｆがオンして一方のビット線ＢＬ、とプレートラインＰ
Ｌ間の強誘電体コンデンサＭＣに電圧が印加されるが、
一方のビット線ＢＬ、は該プレートラインＰＬと同電位
である１／２Ｖ　ｃｃのフローティング状態に保たれて
いるため、該強誘電体コンデンサＭＣの分極は変化しな
い。

一方、アドレス信号の指定によりカラムデコーダ／カラ
ムセレクト線ドライバ６を動作し、選択されたカラムセ
レクト線Ｃ５ＬＩをＶＳＳからＶＣＣに引き上げると、
カラム選択用スイッチングトランジスタＣＦ、、、ＣＦ
　＋　ｂがオンしてデータ入出力線Ｉ１０、Ｉｌｏとビ
ット線対ＢＬ、　　ＢＬ、がそれぞれ接続され、データ
入出力線Ｉ１０、Ｉｌｏの電位（Ｖ　ｓｓ又はＶ　ｃｃ
）とビット線対ＢＬ、　　ＢＬ、の電位が等しくなる。

このような動作により、ビット線対ＢＬ、　、ＢＬ、と
１／２ＶＣＣの電位を持つプレートラインＰＬの間に電
位差が生じるため、前記ワード線ＷＬ、に繋がり、前記
電位差が与えられるメモリセルの強誘電体コンデンサＭ
Ｃは書き込むデータに応じて分極される。書き込みがな
された後、カラムセレクト線Ｃ８Ｌ、をＶ（（からｖｓ
ｓにすると、カラム選択用スイッチングトランジスタＣ
Ｆ、いＣＦ、、がオフしてビット線対ＢＬ、　、ＢＬ、
はデータ入出力線Ｉ１０、Ｉｌｏから切り離される。同
時に、第２クロツク信号φ２をＶＳＳからＶＣＣにして
、ビット線対ＢＬ、　　ＢＬ、をｌ／２Ｖｃｃにイコラ
イズする。

これによりメモリセルの画電極の電位がどちらも１／２
Ｖ　ｃｃになるため、書き込み時に蓄えられた電荷がキ
ャンセルされる。しかし、電位差は０であるから、書き
込まれた分極は変化しない。その後、ワード線ＷＬ、を
ＶｃＣからＶＳＳにすることにより前記メモリセルは一
方のビット線ＢＬ、から切り離される。チップイネーブ
ルＣＥをＨレベルに引き上げ、書き込み信号ＷＥをＨレ
ベルにすることにより書き込みサイクルを終了する。こ
の一連の動作で、アドレス信号で指定された強誘電体メ
モリセルにデータが書き込まれ、保持される。

［読み出しモード］ 前記書き込みモードにより書き込まれているデータの読
み出し動作及びタイミングを第６図を用いて説明する。

なお、この読みだし動作では第１図において書き込まれ
ているデータを読み出す前のビット線プリチャージ電位
は第１クロツク信号φ】により動作される第１イコライ
ズ回路３の電位であるＶＰＣであるが、ここではｖＣｃ
とする。

チップイネーブルＣＥをＬレベルに下げる時に書き込み
信号ＷＥをＨレベルにすることにより読みだしサイクル
が開始される。チップイネーブルＣＥをＬレベルに下げ
る以前に、メモリアドレスは確定しているものとする。

チップを選択していない時にはビット線対ＢＬ、　、Ｂ
Ｌ、は第２イコライズ回路４によってｌ／２Ｖ　ｃｃに
プリチャージ、イコライズされている。

第２クロツク信号φ２をｖ５．にし、ビット線対ＢＬ１
、ＢＬ、のプリチャージ、イコライズを解除すると同時
に第１クロツク信号φ□をＶＳＳからＶＣＣに引き上げ
る。これによりビット線対ＢＬ。

ＢＬ、は、ＶＣＣにプリチャージ、イコライズされる。

ここで第１クロツク信号φ、をＶＣＣからＶ５５に引き
下げると、ビット線対ＢＬ、　、ＢＬ、はＶＣＣレベル
に保たれたままフローティング状態になる。この状態で
アドレス信号の指定によってローデコーダ／ワード線ド
ライバｌを動作し、選択されたワード線ＷＬ、をＶＳＳ
からＶＣＣに引き上げる。これと同時に強誘電体メモリ
セルが繋がる一方のビット線ＢＬ、の相補（他方）のビ
ット線ＢＬ１に常誘電体コンデンサＤＣ″及びスイッチ
ングトランジスタＤＦ’　からなるダミーセルが繋がる
ようにダミーワード線デコーダ／ドライバ２が働く。つ
まり、一方のダミーワード線ＤＷＬが選択され、ＶＳ２
からＶ。Ｃに引き上げられることにより、前記ダミーセ
ルが前記他方のビット線ＢＬ、に繋がる。かかる動作に
より、選択された強誘電体コンデンサＭＣ及びトランジ
スタＭＦからなる強誘電体メモリセルに接続される一方
のビット線ＢＬ＋ｌ：Ｖｃｃ−プレートラインＰＬＩ：
ｌ／２Ｖ（（が加わる。この時、前記メモリセルの強誘
電体コンデンサＭＣが前記電界方向と同じ分極方向を持
っていた場合には電流の流れ込みが小さく、分極方向が
逆でこの電界によって分極が反転する場合にはより大き
な電流が流れ込むことになる。

これに伴い、前者では一方のビット線ＢＬ、の電位低下
が小さく、後者では一方のビット線ＢＬの電位低下が大
きくなる。前記ダミーセルとしては、両者の中間の電流
が流れ込み、電位低下も中間となるような容量を持つ常
誘電体キャパシタを用いることにより、従来のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）と同様にデー
タの差がビット線対ＢＬ、　　ＢＬ、の電位差となって
現われる。この電位差を従来のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）と同じセンスアンプ５によっ
て増幅してやれば、書き込まれていたデータを読み出し
たことになる。

具体的には、ビット線対ＢＬ、　ＳＢＬ、に電位差が生
じた状態でセンスアンプ信号φＡＣＴ　ＮφＡＣＴをそ
れぞれ操作してセンスアンプ５を動作させることにより
、電位低下の小さいビット線の電位はＶＣＣに引き上げ
られ、電位低下の大きいビット線の電位はＶＳＳに引き
下げられる。このような破壊読み出しのため、読み出し
の際には分極方向は元のデータにかかわらず一定の方向
になってしまうが、センスアンプ５による電位決定によ
り再書き込みが行われる。ビット線の電位を確定した後
、アドレス信号の指定によってカラムデコーダ／カラム
セレクト線ドライバ６を動作し、選択されたカラムセレ
クト線Ｃ３ＬＩをＶＳＳからｖＣｃに引き上げると、前
述したのと同様にビット線対ＢＬ、　　ＢＬ、とデータ
入出力線Ｉ１０、Ｉｌｏがそれぞれ接続され、Ｉ１０バ
ッファを通して出力データＤ。Ｕ□に出力される。前記
カラムセレクト線Ｃ８Ｌ、をＶ。０からＶＳＳにするこ
とにより、データ入出力線Ｉ１０、Ｉｌｏはビット線対
ＢＬ、　　　ＢＬ、から切り離される。センスアンプ信
号φＡＣＴ　ｓφＡＣ工を操作してセンスアンプ５の動
作を停止した後、第２クロツク信号φ２を■ｓｓからＶ
ＣＣにして、ビット線対ＢＬ、　　　ＢＬ。

をｌ／２Ｖｃｃにイコライズする。これにより強誘電体
メモリセルの画電極の電位がどちらも　１／２Ｖ　ｃｃ
になるため、再書き込み時に蓄えられた電荷がキャンセ
ルされる。しかし、電位差は０であるから、書き込まれ
た分極は変化しない。その後、ワード線ＷＬ、をＶＣＣ
からＶＳＳにして該ワード線ＷＬ。

に繋がった強誘電体メモリセルをビット線ＢＬ。

から切り離す。チップイネーブルＣＥをＨレベルに引き
上げることにより読み出しサイクルを終了する。

なお、前述した第６図では第１図において書き込まれて
いるデータを読み出す前のビット線プリチャージを行う
第１イコライズ回路３の電位ＶＰＣをＶＣＣとしたが、
ＶＳＳとしてもよい。この場合の読み出し動作を第７図
のタイミングチャートを参照して以下に説明する。

第２クロツク信号φ２をＶｓｓにして、ビット線対ＢＬ
、　　ＢＬ、のプリチャージ、イコライズを解除すると
同時に第１クロツク信号φ１をＶＳＳからＶＣＣに引き
上げる。これによりビット線対ＢＬ１、ＢＬｌは、ｖ５
５ニブリチャージ、イコライズされる。ここで、第１ク
ロツク信号φ１をｖｃｃからＶＳＳに引き下げると、ビ
ット線対ＢＬ、、ＢＬ、はＶＳＳレベルに保たれたまま
フローティング状態になる。この状態でアドレス信号の
指定によりローデコーダ／ワード線ドライバ１を動作し
、選択されたワード線ＷＬ、をＶＳＳからＶＣＣに引き
上げる。これと同時に前述したように強誘電体メモリセ
ルか繋がる一方のビット線ＢＬ、の相補（他方）のビッ
ト線ＢＬ、に常誘電体コンデンサＤＣ’　及びスイッチ
ングトランジスタＤＦ’　からなるダミーセルが繋がる
ようにダミーワード線デコーダ／ドライバ２が働く。か
かる動作により、選択された強誘電体コンデンサＭＣ及
びトランジスタＭＦからなる強誘電体メモリセルに接続
される一方のビット線ＢＬ、にＶＳ！ｂｓプレートライ
ンＰＬに　１／２Ｖ　ｃｃが加わる。この時、前記メモ
リセルの強誘電体コンデンサＭＣが前記電界方向と同じ
分極方向を持っていた場合には電流の流れ込みが小さく
、分極方向が逆でこの電界によって分極が反転する場合
にはより大きな電流が流れ込むことになる。これに伴い
、前者では一方のビット線ＢＬ、の電位上昇が小さく、
後者では一方のビット線ＢＬ、の電位上昇が大きくなる
。前記ダミーセルとしては、両者の中間の電流が流れ込
み、電位上昇も中間となるような容量を持つ常誘電体キ
ャパシタを用いることにより、従来のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）と同様にデータの差が
ビット線対ＢＬ、　、ＢＬ、の電位差となって現われる
。この状態でセンスアンプ動作信号φＡｃＴ、φＡＣＴ
をそれぞれ操作してセンスアンプ５を動作させることに
より、電位上昇の大きいビット線の電位はＶ。Ｃに引き
上げられ、電位上昇の小さいビット線の電位はＶＳＳに
引き下げられる。その他の動作は、前述したのと同様で
ある。

以上のように、本実施例１の強誘電体メモリでは強誘電
体メモリセルを構成する強誘電体コンデンサＭＣの第１
電極を１ビットの情報の二値の書き込みに対応する２つ
の電位（Ｖｓｓ又はＶ。Ｃ）のいずれかを与えるビット
線（例えば一方のビット線ＢＬ、）にスイッチングトラ
ンジスタＭＦを介して接続し、同コンデンサＭＣの第２
電極を前記二値の書き込みに対応する２つの電位間の中
間（例えば１／２Ｖ　ｃｃ）電位を保持させるプレート
線ＰＬを接続することによって、既述した書き込み動作
で説明したようにコンデンサＭＣの第１電極に接続され
るビット線ＢＬ、をＶＣＣ又はＶＳＳにすることでコン
デンサＭＣの第１電極、第２電極をそれぞれＨレベル、
Ｌレベル又は反転したＬレベル、Ｈレベルにすることが
できる。したがって、本実施例１によれば従来のように
前記強誘電体コンデンサ間にＨＳＬレベルの状態と逆の
状態を実現するためにワード線と同じ本数だけドライブ
線を必要とする周辺回路の煩雑化を解消できるため、設
計の自由度を向上できると共に、高密度の強誘電体メモ
リを得ることができる。

また、本実施例１によれば電源を切ってもデータを保持
する不揮発性を有し、リフレッシュ動作も必要ない上、
従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ
）と同じ構造を有するため高集積化に適する強誘電体メ
モリを得ることができる。

実施例２ 第２図は、１つのワード線（例えばＷＬ、）に繋がる強
誘電体コンデンサＭＣ及びスイッチングトランジスタＭ
Ｆからなるメモリセルと強誘電体コンデンサＭＣ’　及
びスイッチングトランジスタＭＦ’からなるメモリセル
とを１ビットとし、いずれか一方のセルをダミーセルと
した強誘電体メモリである。この強誘電体メモリにおい
ては、方のメモリセルの強誘電体コンデンサの強誘電体
と他方のメモリセルの強誘電体コンデンサの強誘電体の
分極を逆にし、その分極の組み合わせによリ１ビットの
情報を記憶する。かかる構成によれば、センスアンプ５
はプリチャージ後、ワードラインＷＬ、をｖ、ｓからＶ
ＣＣにした時にどちらの強１１を体コンデンサに繋がる
ビット線対（例えばＢＬ、　、ＢＬＩ　）の電位が高い
かを判定することによりデータが得られるため、前述し
た実施例１のようにメモリセルとは別個にダミーセルを
設けることが不要になると共にノイズに強くなり、信頼
性を向上できる。ビット線プリチャージとしてＶ　８５
、Ｖ　（（のいずれをも取り得るのは、実施例１と同様
である。タイミングチャートも前述した第５図〜第７図
に示した通りである。

実施例３ 第３図は、本実施例３の強誘電体メモリの回路図であり
、前述した実施例１の回路に強誘電体メモリセルにおけ
る強誘電体コンデンサの第２電極の電位を切り替える手
段７を付加した構造になっている。前記電位切り警手段
７は、プレート線ＰＬの他端に分岐して設けられた第１
電源１／２ｖｃｃ、第２電源ＶＰＬと、前記第１、第２
の電源１／２Ｖ　ｃｃＳＶ　ＰＬのいずれかを選択する
ための第１、第２のスイッチングトランジスタＦＲ，、
ＦＲ２とから構成されている。前記第１、第２のスイッ
チングトランジスタＦＲ，、ＦＲ２をそれぞれオン、オ
フすることによりプレートラインＰＬの電位は第１電源
１／２Ｖ　ｃｃとなり、前述した実施例１ように強誘電
体不揮発メモリとして動作させることが可能となる。前
記第１、第２のスイッチングトランジスタＦ　Ｒ＋　　
Ｆ　Ｒ２をそれぞれオフ、オンすることによりプレート
ラインＰＬの電位はＶＰＬとなる。このｖｐｔ電位は、
ＶＣＣでもＶＳＳでも構わない。こうすることにより電
源印加中は、従来のキャパシタによるダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）と同様に電荷の有無に
よる１ビットの記憶を行うことができる。この場合、強
誘電体メモリのダミーセルとは別に一方のビット線ＢＬ
、と他方のＤＲＡＭモード用ダミーワード１ｉｄＤＷＬ
”の交差部にＤＲＡＭモード用ダミーセル、他方のビッ
ト線ＢＬ、と一方のＤＲＡＭモード用ダミーワード線ｄ
ＤＷＬの交差部にＤＲＡＭモード用ダミーセルをそれぞ
れ接続した。

前記一方のＤＲＡＭモード用ダミーセルは強誘電体キャ
パシタの半分の容量を持つ常誘電体キャパシタｄＤＣ及
びスイッチングトランジスタｄＤＦとから構成されてい
る。前記キャパシタｄＤＣの第１電極は、前記スイッチ
ングトランジスタｄＤＦを介して一方のビット線ＢＬ、
に接続されている。前記キャパシタｄＤＣの第２電極は
、前記プレート線ＰＬに接続されている。前記スイッチ
ングトランジスタｄＤＦのゲートは、他方のＤＲＡ′Ｍ
モード用ダミーワード線ｄＤＷＬ’　に接続されている
。また、他方のＤＲＡＭモード用ダミーセルは常誘電体
キャパシタｄＤＣ’及びスイッチングトランジスタｄＤ
Ｆ’　とから構成されている。前記キャパシタｄＤＣ’
　の第１電極は、前記スイッチングトランジスタｄＤＦ
’　を介して他方のビット線ＢＬ１に接続されている。

前記キャパシタｄＤＣ’　の第２電極は前記プレート線
ＰＬに接続されている。前記スイッチングトランジスタ
ｄＤＦ’　のゲートは、一方のＤＲＡＭモード用ダミー
ワード線ｄＤＷＬに接続されている。なお、前記ＤＲＡ
Ｍモード用ダミーワード線ｄＤＷＬ。

ｄＤＷＬ’　　はダミーワード線デコーダ／ドライバ２
に接続されている。

次に、強誘電体不揮発メモリとして動作させる状態を不
揮発記憶モード、従来のキャパシタによるダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）と同様に電荷の有
無による１ビットの記憶を行う状態をＤＲＡＭモードと
呼び、前記不揮発記憶モードからＤＲＡＭモードへの切
り替え、ＤＲＡＭモードでの動作、ＤＲＡＭモードから
不揮発記憶モードへの切り替え、にそれぞれ分けて説明
する。外部出力信号としてＤＲＡＭモード動作信動作信
号外部入力信号として切り替え信号ＣＨＧを与えるもの
とする。

［不揮発記憶モードからＤＲＡＭモードへの切り替え］ 強誘電体メモリを不揮発記憶モードで使用する時に第１
クロツク信号φ、で動作される第１イコライズ回路３の
プリチャージ電位Ｖｐ（がＶ。Ｃ又は■ｓ□のどちらも
取り得ることは前記実施例１に述べた通りである。更に
、ＤＲＡＭモードで使用する時にプレートライ、ンＰＬ
の電位ＶＰＬとしてＶＣＣｓＶ、、、のどちらも取り得
ることから以下に説明する４通りの組み合わせが可能で
ある。

■■、。、ＶＰＬの両方がＶＣＣのモード切り替えプリ
チャージ電位Ｖ、。、プレートライン電位ｖ１．として
どちらもＶ。０とした時の動作を第８図のタイミングチ
ャートを参照して説明する。

ＤＲＡＭモード動作信号ｎは、不揮発記憶モードではＨ
レベルに保たれている。チップイネーブル６丁をＬレベ
ルに下げる前に、切り替え信号ｒ■でをＬレベルにして
おくことにより、不揮発記憶モードからＤＲＡＭモード
への切り替えサイクルが開始される。

切り替えの手順としては、ＤＲＡＭのリフレッシュと同
様にローアドレスを順にスキャンしていき、ワード線に
繋がっている強誘電体メモリセルの分極による情報を電
荷の有無による情報に順次切り替えていく。この操作を
全てのワード線について行えば、切り替えが完了したこ
とになる。ローアドレスをカウントアツプする方法とし
ては専用にカウンタを用意することもできるが、本実施
例３ではリフレッシュカウンタを１スキヤンさせて用い
た。

チップが選択されていない時には、ビット線対ＢＬ、　
　ＢＬ、は第２イコライズ回路４によって１／２Ｖｃｃ
にプリチャージ、イコライズされている。

第２クロツク信号φ２をｖ５ｓにすることにより、ビッ
ト線対ＢＬ、　　ＢＬ、のプリチャージ、イコライズを
解除すると同時に第１クロツク信号φ。

をｖｓｓからＶ（（に引き上げる。第１クロツク信号φ
１をＶ５５に引き下げることにより、ビット線対ＢＬ、
　、ＢＬ、はＶＣＣフローティング状態になる。

ここで、アドレス信号の指定によってローデコーダ／ワ
ード線ドライバ］を動作させ、最初のワード線ＷＬ、を
ＶＳＳから■。Ｃに引き上げる。これと同時に強誘電体
メモリセルが繋がる一方のビット線ＢＬ、の相補（他方
）のビット線「口に常誘電体コンデンサＤＣ’及びスイ
ッチングトランジスタＤＦ’からな５るダミーセルが繋
がるようにダミーワード線デコーダ／ドライバ２が働く
。つまり、ダミーワード線ＤＷＬが選択され、ｖ５．か
らＶＣｏに引き上げられることにより、前記ダミーセル
が前記他方のビット線ＢＬ、に繋がる。実施例１と同様
に強誘電体メモリセルの分極による情報を読み出し、セ
ンスアンプ５によりビット線対ＢＬ、　、ＢＬ、の電位
が決定される。この状態のまま電位切り替え手段７の第
１スイツチングトランジスタＦＲ，を■。ＣからＶｓｓ
（オフ）、第２のスイッチングトランジスタＦＲ２をＶ
ＳＳからＶＣＣ（オン）に変化させてプレートラインＰ
Ｌの電位を１／２Ｖ　ｃｃからＶＣＣにする。すると不
揮発記憶モードで“１”が記憶されていた場合は、一方
のビット線ＢＬ、がＶＣＣになっているため、ビット線
ＢＬ、とプレートラインＰＬが同電位になり電荷はキャ
ンセルされる。逆に、不揮発記憶モードで“０″が記憶
されていた場合は一方のビット線ＢＬ１がＶＳＳになっ
ているため、プレートラインＰＬの電位ｖｃｏとの間で
電荷が蓄えられる。このようにして強誘電体の分極方向
による情報を電荷の有無に対応させることができる。実
際には、電荷の有無の他に分極方向も反対のままである
が、プリチャージ電位ＶＰＣとプレートライン電位ＶＰ
Ｌが同電位のため、ＤＲＡＭモートン楠じデータを読み
出している場合の再書き込み又はリフレッシュ時には分
極の反転は起こらないので動作上は全く支障がない。更
に、ＤＲＡＭモードでデータを書き替えた場合には分極
が反転することがあるが、書き込み時であるためやはり
支障はない。ワード線ＷＬ、をＶ。ＣからＶ５ｓに引き
下げてメモリセルをビット線ＢＬ、から切り離す。セン
スアンプ信号φＡＣＴ　％φ＾ＣＴを操作してセンスア
ンプ５の動作を停止し、第１クロツク信号φ１をＶＳＳ
からＶＣＣに引き上げた後、引き下げてＶｃｃフローテ
ィング状態にする。この間に、第１スイツチングトラン
ジスタＦＲ，をＶ５５からＶｃｃ（オン）、第２スイツ
チングトランジスタＦＲ２をＶ。ＣからＶ５゜（オフ）
に変化させてプレートラインＰＬの電位をＶｃｃから　
１／２ＶＣＣにしておく。そして、アドレ大信号の指定
によってローデコーダ／ワード線ドライバ１を動作し、
次のワード線ＷＬ２をｖ５．からＶ。Ｃに引き上げ、上
記操作を繰り返す。全てのワード線について上記操作が
済んだ後、第２クロツク信号φ２をＶＣＣにし、第２イ
コライズ回路４によりビット線対ＢＬ、　、ＢＬ、を１
／２Ｖ　ｃｃにプリチャージ、イコライズする。また、
同時に電位切り替え手段７の第１スイツチングトランジ
スタＦＲ，をＶｓｓ（オフ）、第２スイツチングトラン
ジスタＦＲ２をＶｃｃ（オン）に変化させてプレートラ
インＰＬの電位をＶＣＣにしておく。これらのすべてが
完了するとＤＲＡＭモード動作信号ＤＲをＨレベルから
Ｌレベルに引き下げる。これによりメモリがＤＲＡＭモ
ードに移行したことが示される。外部では、前記信号が
出されると同時にリフレッシュ回路を動作させる必要が
ある。また、内部的にはダミーセルがＤＲＡＭモード用
のものに切り替えられる。

切り替え信号ＣＨＧをＨレベルにし、チップイネーブル
Ｃ１をＨレベルにすることにより不揮発記憶モードから
ＤＲＡＭモードへの切り替えサイクルが終了する。

■Ｖ、ｃがＶＳＳ、ＶＰＬがＶＣＣのモード切り替えプ
リチャージ電位ＶＰＣをＶ５５．プレートライン電位ｖ
１．をＶｃＣとして選んだ場合の動作を第９図のタイミ
ングチャートを参照して説明する。

不揮発記憶モードの情報の読み出しをＶＳＳフローティ
ングで行った後、センスアンプ５によりビット線対ＢＬ
、　　ＢＬ＋の電位が決定される。この状態のまま電位
切り替え手段７の第１スイツチングトランジスタＦＲ，
をＶＣＣからＶｓｓ（オフ）、第２スイツチングトラン
ジスタＦＲ２をｖ５．からＶｃｃ（オン）に変化させて
プレートラインＰＬの電位を１／２Ｖ　ｃｃからＶ。Ｃ
にする。以後の動作は前述したモード切り替え操作と同
様である。このようにして強誘電体の分極方向による情
報を電荷の有無に対応させることができる。電荷の有無
の他に分極方向も反対のままであるのも同様であるが、
プリチャージ電位ＶＰＣがＶＳＳ、プレートライン電位
ｖｐｔがＶｃｃであるため、分極によるデータが“１“
、つまりビット線電位がＶｃｃであったものを読み出す
場合やリフレッシュ時において分極が反転することにな
る。しかし、電荷の有無によって生じる電位差を拡げる
方向に働くのでやはり支障はない。書き込み時に反転し
ても支障はない。

■ｖＰｃが■。０、ｖｐｔがＶＳＳのモード切り替えプ
リチャージ電位ＶＰＣをＶ　（（、プレートライン電位
Ｖ、、−をＶＳＳとして選んだ場合の動作を第１０図の
タイミングチャートを参照して説明する。

不揮発記憶モードの情報の読み出しをＶ。Ｃフローティ
ングで行った後、センスアンプ５によりビット線対ＢＬ
、　　ＢＬ、の電位が決定される。この状態のまま電位
切り替え手段７の第１スイツチングトランジスタＦＲ，
をＶ。ＣからＶ８．（オフ）、第２スイツチングトラン
ジスタＦＲ，をｖｓｓからＶｃｃ（オン）に変化させて
プレートラインＰＬの電位を１／２Ｖｃｃからｖｓｓに
する。すると不揮発記憶モードで“１”が記憶されてい
た場合はビット線がｖｃｃになっているため、プレート
ラインＰＬの電位Ｖｓｓとの間で電荷が蓄えられる。逆
に、不揮発記憶モードで“０”が記憶されていた場合は
ビット線がｖ５．になっているため、ビット線とプレー
トラインが同電位になり電荷はキャンセルされる。この
ようにして強誘電体の分極方向による情報を電荷の有無
に対応させることができる。電荷の有無の他に分極方向
も反対のままであるのも同様であるか、プリチャージ電
位Ｖ、。がＶ、。、プレートライン電位ＶＰＬがＶＳＳ
であるため、分極によるデータが“０”、つまりビット
線電位がＶＳＳであったものを読み出す場合やリフレッ
シュ時において分極が反転することになる。しかし、電
荷の有無によって生じる電位差を拡げる方向に働くので
やはり支障はない。書き込み時に反転しても、同様に支
障はない。

■Ｖ、。がＶＳＳ、ｖｐｔ、がＶＳＳのモード切り替え
プリチャージ電位Ｖ、。を■５９、プレートライン電位
ＶＰＬをＶＳＳとして選んだ場合の動作を第１１図のタ
イミングチャートを参照して説明する。

不揮発記憶モードの情報の読み出しをｖｓｓフローティ
ングで行った後、センスアンプ５によりビット線対ＢＬ
、　　ＢＬ、の電位が決定される。電位切り替え手段７
の第１スイツチングトランジスタＦＲ，を■。０からＶ
ｓｓ（オフ）、第２スイツチングトランジスタＦＲ２を
ＶｓｓからＶｃｃ（オン）に変化させてプレートライン
ＰＬの電位を１／２ＶＣＣからＶＳＳにする。すると不
揮発記憶モードで“１°が記憶されていた場合はビット
線がＶ。０になっているため、プレートラインＰＬの電
位ｖ５゜との間で電荷が蓄えられる。逆に不揮発記憶モ
ードで“０”が記憶されていた場合はビット線がＶＳＳ
になっているため、ビット線とプレートラインが同電位
になり電荷はキャンセルされる。このようにして強誘電
体の分極方向による情報を電荷の有無に対応させること
ができた。この場合も電荷の有無の他に分極方向も反対
のままであるが、プリチャージ電位ＶＰＣとプレートラ
イン電位ＶＰＬが同電位のため、同じデータを読み出し
ている場合の再書き込み又はリフレッシュ時において分
極の反転は起こらないので動作上は全く支障がない。

更に、ＤＲＡＭモードでデータを書き替えた場合には分
極が反転することがあるが、書き込み時であるため同様
に全く支障はない。

［ＤＲＡＭモードでの動作コ 本実施例３の強誘電体メモリでのＤＲＡＭモードにおけ
る書き込み動作およびタイミングを第１２図を参照して
説明する。

プレートライン電位ＶＰＬは、ＶＣＣでもＶＳＳでもよ
いが、ここではＶＣＣとしている。従来のＤＲＡＭと同
様に、チップイネーブル１がＬレベルに下げられる前に
書き込み信号ＷＥをＬレベルにしておくことにより、書
き込みサイクルが開始される。チップイネーブルＵτが
Ｌレベルに下げられる以前に、メモリアドレス及び入出
力部からの書き込みデータＤ１Ｎは確定しているものと
する。チップが選択されていない時には、ビット線対Ｂ
Ｌ、　、１１７；は第２イコライズ回路４によってｔ／
２Ｖ　ｃｃにプリチャージ、イコライズされている。

第２クロツク信号φ２をＶＳＳにし、ビット線対ＢＬＩ
　、ｒのプリチャージ、イコライズを解除する。メモリ
セルと外部とを接続するデータ入出力線Ｉ１０、Ｉｌｏ
は書き込みデータＤＩＮに従い信号がＶＳＳ又はＶＣＣ
に確定している。その後、アドレス信号の指定によりロ
ーデコーダ／ワード線ドライバ１を動作してワード線Ｗ
Ｌ、をＶＳＳからＶ。０に引上げる。この状態でメモリ
セルは、ビット線ＢＬ、に接続される。一方、アドレス
信号の指定によりカラムデコーダ／カラムセレクト線ド
ライバ６を動作し、選択されたカラムセレクト線Ｃ３Ｌ
、をＶＳＳからＶＣＣに引き上げると、カラム選択用ス
イッチングトランジスタＣＦ、、、ＣＦ　、ｂがオンし
てデータ入出力線Ｉ１０、Ｉｌｏとビット線対ＢＬ、　
、ＢＬ、がそれぞれ接続され、データ入出力線Ｉ１０、
Ｉｌｏの電位（ｖ５５又はＶ　ｃｃ）とビット線対ＢＬ
、　、「口の電位が等しくなる。こうすることによりビ
ット線ＢＬ、がＶＣＣであった場合には電位がＶＣＣの
プレートラインＰＬの間に電位差を生じず、電荷がキャ
ンセルされる。ビット線ＩＢＬ、がＶＳＳであった場合
にはプレートラインＰＬの間で電位差が生じ、メモリセ
ルに電荷か蓄えられる。書き込みがなされた後、ワード
線ＷＬ、をＶＣＣからＶＢ２に引き下げてメモリセルを
ビット線ＢＬ、から切り離す。カラムセレクト線Ｃ３Ｌ
、をＶ。０からＶ’５５にすることにより、ビット線対
ＢＬ、　、ＢＬ、はデータ入出力線Ｉ１０．Ｉ１０から
切り離される。と同時に第２クロツク信号φ２をＶＢ２
からＶＣＣにし、第２イコライズ回路４によりビット線
対ＢＬ、、「口を１／２Ｖ　ｃｃにイコライズする。チ
ップイネーブルＣＥがＨレベルに引き上げられ、書き込
み信号Ｗ下をＨレベルにすることで書き込みサイクルを
終了する。この一連の動作で、アドレスで指定された強
誘電体メモリセルにデータが書き込まれ、保持される。

また、ＤＲＡＭモードではリフレッシュ動作か従来のＤ
ＲＡＭと同様に必要である。

なお、前述した書き込み動作においてプレートライン電
位ＶＰＬをＶＢ２とした場合の動作を第１３図のタイミ
ングチャートを参照して説明する。この動作では、ビッ
ト線がＶＣＣであった場合にプレートラインＰＬの間に
電位差が生じメモリセルに電荷が蓄えられ、ビット線が
ＶＢ２であった場合にはプレートラインＰＬの間で電位
差を生じず、電荷がキャンセルされる点が異なるだけで
他の動作は前述したのと全く同じである。

次に、前記書き込みモードにより書き込まれているデー
タの読み出し動作及びタイミングを説明する。書き込ま
れているデータを読み出す前のビット線プリチャージと
しては、第１イコライズ回路３のプリチャージ電位ＶＰ
Ｃを用いる場合と、第２イコライズ回路４の電位１／２
Ｖ　ｃｃを用いる場合が考えられ、更にプリチャージ電
位ＶＰＣをｖＣＣにする方法とＶＳＳにする方法がある
。また、それぞれについてプレートライン電位■、Ｌを
Ｖ。。にする場合とＶＳＳにする場合があるので、組み
合わせは以下に説明する計６通りある。

■Ｖ、。がＶ　ＣＣ５Ｖ　ＰＬがＶ。０の読み出しモー
ドビット線のプリチャージには、第１イコライズ回路３
の電位Ｖｐ（をＶ。０として用い、プレートラインＰＬ
の電位ｖＰＬをＶＣＣにする場合の読み出し動作を第１
４図のタイミングチャートを参照して説明する。

チップイネーブルのがＬレベルに下げられる時に書き込
み信号Ｗ１がＨレベルになっていることにより読み出し
サイクルが開始される。チ・ツブイネーブルし百かＬレ
ベルに下げられる以前に、メモリアドレスは確定してい
るものとする。チップが選択されていない時にはビット
線対ＢＬＩ「口は第２イコライズ回路４によってｌ／２
Ｖ　ｃｃにプリチャージ、イコライズされている。

第２クロツク信号φ２をＶＳＳにして、と・ソト線対Ｂ
Ｌ、　　１口のプリチャージ、イコライズを解除すると
同時に第１クロツク信号φ１をＶＣＣに引き上げ、第１
イコライズ回路３によりビ・ント線対ＢＬ１、ＢＬＩ　
☆るＪｃｃにプリチャージ、イコライズする。ここで、
第１クロツク信号φ１をｖＣＣからＶｓｓに引き下げる
と、ビット線対Ｂ　Ｌ　１、ＢＬ、はＶＣＣレベルに保
たれたままフローティング状態になる。この状態でアド
レス信号の指定によってローデコーダ／ワード線ドライ
バ１を動作させ、ワード線ＷＬ、をＶＢ２からＶｃｏに
引き上げる。これと同時に強誘電体メモリセルが繋がる
一方のビット線ＢＬ、の相補（他方）のビット線「口に
常誘電体コンデンサｄＤＣ’及びスイッチングトランジ
スタｄＤＦ’　からなるＤＲＡＭモード用ダミーセルが
繋がるようにダミーワード線デコーダ／ドライバ２が働
く。つまり、一方のＤＲＡＭモード用ダミーワード線ｄ
ＤＷＬが選択され、ＶＳＳからＶＣＣに引き上げられる
ことにより前記ＤＲＡＭモード用ダミーセルが他方のビ
ット線口Ｔに繋がる。すると選択された強誘電体メモリ
セルにはビット線ＢＬ、の電位Ｖ。ｃ１プレートライン
ＰＬの電位ＶＣＣが加えられることになる。

この時、メモリセルに電荷が蓄えられている場合はビッ
ト線の電位低下が大きく、電荷が蓄えられていない場合
は電位低下が小さくなる。ＤＲＡＭモード用ダミーセル
は、強誘電体キャパシタの半分の容量を持つ常誘電体キ
ャパシタを用いることにより、従来のＤＲＡＭと同様に
データの差がビット線対ＢＬ、　　ＢＬ、の電位差とな
って現われる。この状態でセンスアンプ信号φ＾ＣＴ％
＜６　ＡＣＴをそれぞれ操作してセンスアンプ５を動作
させることにより、電位低下の小さいビット線の電位は
ＶＣＣに引き上げられ、電位低下の大きいビット線の電
位はＶＳＳに引き下げられる。従来のＤＲＡＭと同様に
破壊読み出しのため、読み出しの際には電荷はすべて失
われてしまうが、センスアンプ５による電位決定により
再書き込みが行われる。ビット線ＢＬ、　　ＢＬ、の電
位が確定した後、アドレス信号の指定によりカラムデコ
ーダ／カラムセレクト線ドライバ６を動作し、選択され
たカラムセレクト線Ｃ３Ｌ、をｖ９．からＶ。Ｃに引き
上げる。

すると、ビット線ＢＬ、　、ＢＬ、とデータ入出力線Ｉ
１０、Ｉｌｏがそれぞれ接続され、Ｉ１０バッファを通
して出力データがＤ　０ＬＩＴに出力されるのは実施例
１と同じである。カラムセレクト線Ｃ３Ｌ、がＶ。Ｃか
らＶＳＳになり、データ入出力線Ｉ１０、Ｉｌｏはビッ
ト線対ＢＬ１、ＢＬＩから切り離される。ワード線ＷＬ
、をＶ。０からＶＳＳに引き下げて、該ワード線ＷＬ、
に繋がったメモリセルをビット線ＢＬ、から切り離す。

センスアンプ信号φＡＣＴ　、φＡＣＴを操作してセン
スアンプ５の動作を停止し、第２クロツク信号φ２をＶ
Ｂ５からＶＣＣにしてビット線対ＢＬ＋　、ＢＬｌを１
／２ｖｃｃにイコライズする。チップイネーブルＣＥが
Ｈレベルに引き上げられることで読み出しサイクルを終
了する。

■■、。がＶＳＳ、ＶＰＬがＶ。０の読み出しモード書
き込まれているデータを読み出す前、第１イコライズ回
路８によりビット線のプリチャージ電位ＶＰＣをＶＳＳ
とした場合の読み出し動作を第１５図のタイミングチャ
ートを参照して説明する。

第２クロツク信号φ２をＶＳＳにし、ビット線対ＢＬ、
　、ＢＬ、のプリチャージ、イコライズを解除すると同
時に第１クロツク信号φ１をｖ、ｓからＶ（（に引き上
げる。これによりビット線対ＢＬ１、ＢＬ、は、Ｖ３ｓ
にプリチャージ、イコライズされる。ここで第１クロツ
ク信号φ１をＶｃｃからＶ５５に引き下げると、ビット
線対ＢＬ、　、ＢＬ、はＶＳＳレベルに保たれたままフ
ローティング状態になる。この状態でアドレス信号の指
定によってローデコーダ／ワード線ドライバ　１を動作
し、選択されたワード線ＷＬ、をＶ５ｓからＶ。Ｃに引
き上げる。これと同時に強誘電体メモリセルが繋がる一
方のビット線ＢＬ、の相補（他方）のビット線ＢＬ、に
常誘電体コンデンサｄＤＣ’　及び、スイッチングトラ
ンジスタｄＤＦ’　からなるＤＲＡＭモード用ダミーセ
ルが繋がるようにダミーワード線デコーダ／ドライバ２
が働く。すると選択された強誘電体メモリセルには、ビ
ット線ＢＬ、の電位■５６、プレートラインＰＬの電位
■。Ｃがかかり、電荷が蓄えられていた場合にはほとん
ど電流が流れず、電荷が蓄えられていなかった場合には
電流が流れ込むことになる。これに伴い、前者ではビッ
ト線の電位上昇が小さく、後者ではビット線の電位上昇
が大きくなる。ＤＲＡＭモード用ダミーセルとしては、
プリチャージ電位Ｖｐ（をＶＣＣとした時と同じダミー
セルを用いればよい。この状態でセンスアンプ動作信号
φＡＣＴ　、＜６ＡＣＴをそれぞれ操作してセンスアン
プ５を動作させることにより、電位上昇の大きいビット
線　　　　、　　。

の電位はＶＣＣに引き上げられ、電位上昇の小さいビッ
ト線対の電位はＶＳＳに引き下げられる。その他の動作
は上記と同様である。

■Ｖ、。がｖｃいＶＰＬがＶＳＳの読み出しモード第１
イコライズ回路３によりビット線のプリチャージ電位Ｖ
ＰＣをｖｃｃとし、プレートライン電位ＶＰＬをＶ、５
にした場合の読み出し動作を第１６図のびタイミングチ
ャートを参照して説明する。

ビット線対ＢＬ、、ＢｌコをＶＣＣフローティング状態
にした後、アドレス信号の指定によってローデコーダ／
ワード線ドライバ１を動作し、選択されたワード線ＷＬ
、をＶＳｓからＶＣＣに引き上げると、選択された強誘
電体メモリセルにはビット線ＢＬ、の電位Ｖ。ｃ１プレ
ートラインＰＬの電位Ｖ５５が加えられる。ここでメモ
リセルに電荷が蓄えられている場合は、ビット線の電位
低下が小さく、電荷が蓄えられていない場合は電位低下
が大きくなる。センスアンプ５により前者４よＶ。０に
引き上げられ、後者はＶ５５に引き下げられる。その他
の動作は同じである。

■Ｖ、。がＶＳｓ、ｖ、Ｌがｖ　５５”読み出しモード
第１イコライズ回路８によるビット線のプリチャージ電
位ＶＰＣをＶ５５とし、プレートライン電位ＶＰＬをＶ
ＳＳにした場合の読み出し動作を第１７図のタイミング
チャートを参照して説明する。

ビット線対ＢＬ、　　ＢＬ、をＶＳＳフローティング状
態にした後、アドレス信号の指定によってローデコーダ
／ワード線ドライバ１を動作し、選択されたワード線Ｗ
Ｌ、をＶＳＳからＶ（（に引き上げると、選択された強
誘電体メモリセルにはビット線ＢＬ、の電位ＶＳＳ、プ
レートラインＰＬの電位■ｓｓが加えられる。ここでメ
モリセルに電荷が蓄えられている場合は、ビット線の電
位上昇が大きく、電荷が蓄えられていない場合は電位上
昇が小さくなる。センスアンプ５により前者はＶＣＣに
引き上げられ、後者はＶＳＳに引き下げられる。その他
の動作は同じである。

■ビット線プリチャージ電位がｌ／２Ｖ　ｃｃ、　Ｖ　
ＰＬがＶＣＣの読み出しモード 第２イコライズ回路４によりビット線のプリチャージ電
位をｌ／２Ｖ　ｃｃとし、プレートライン電位ＶＰＬを
Ｖ。Ｃにした場合の読み出し動作を第１８図のタイミン
グチャートを参照して説明する。

チップが選択されていない時には、ビット線対ＢＬ、　
　ＢＬ、は第２イコライズ回路４によって１／２Ｖｃｃ
にプリチャージ、イコライズされている。

この場合は、第１イコライズ回路３を動作させず、第２
クロツク信号φ２をＶＳＳにしてビット線対ＢＬ、　　
ＢＬ、のプリチャージ、イコライズを解除すると、ビッ
ト線対ＢＬ、　、ＢＬ、は１／２Ｖ　ｃｃレベルに保た
れたままフローティング状態になる。

アドレス信号の指定によってローデコーダ／ワード線ド
ライバ１を動作し、選択されるワード線ＷＬ、をＶＳＳ
からＶ。０に引き上げると、選択された強誘電体メモリ
セルにはビット線ＢＬ、の電位１／２Ｖｃｃ、プレート
ラインＰＬの電位ＶＣＣが加えられる。ここでメモリセ
ルに電荷が蓄えられている場合はビット線電位が１／２
Ｖｃｃよりわずかに低くなり、電荷が蓄えられていない
場合はｌ／２Ｖ　ｃｃより高くなる。センスアンプ５に
より前者はＶＳＳに引き下げられ、後者はＶＣＣに引き
上げられる。

その他の動作は同じである。

■ビット線プリチャージ電位が１／２Ｖ　ｃｃ、　Ｖ　
ＰＬがＶＳＳの読み出しモード 第２イコライズ回路４によりビット線のプリチャージ電
位を１／２Ｖｃｃとし、プレートライン電位ＶＰＬをＶ
５５にした場合の読み出し動作を第１９図のタイミング
チャートを参照して説明する。

チップが選択されていない時には、ビット線対ＢＬ、　
　ＢＬ、は第２イコライズ回路４によって１／２Ｖｃｃ
にプリチャージ、イコライズされている。

この場合は、第１イコライズ回路３を動作させず、第２
クロツク信号φ２をＶＳＳにしてビット線対ＢＬ、　　
ＢＬ、のプリチャージ、イコライズを解除すると、ビッ
ト線対ＢＬ、　、ＢＬ＋はｌ／２Ｖｃｃレベルに保たれ
たままフローティング状態になる。

アドレス信号の指定によってローデコーダ／ワード線ド
ライバ１を動作し、選択されるワード線ＷＬ、をＶＳＳ
からＶ。０に引き上げると、選択された強誘電体メモリ
セルにはビット線ＢＬ、の電位’／２ｖｃｃｓプレート
ラインＰＬの電位ＶＳＳが加わる。ここでメモリセルに
電荷が蓄えられている場合は、ビット線の電位が１／２
Ｖｃｃかられずかに高くなり、電荷が蓄えられていない
場合は１／２Ｖｃｃより低くなる。センスアンプ５によ
り前者はＶ。Ｃに引き上げられ、後者はＶ５．に引き下
げられる。

その他の動作は同じである。

以上述べた通り、プリチャージ電位やプレートライン電
位の取り方がいくつか考えられるが、いずれの方法でも
ＤＲＡＭとして良好に動作させることができる。

［ＤＲＡＭモードから不揮発記憶モードへの切り替え］ この動作は、ＤＲＡＭモードの情報を読み出し、順次不
揮発記憶モードに書き込んでいくため、前述した　６種
のＤＲＡＭモードの読み出し方法に対応して以下に説明
するように　６通りの方法がある。

しかし、基本的な動作はすべて同じである。

■■、。、ｖｐＬの両方がＶＣＣのモード切り替えプリ
チャージ電位ｖＰＣｓプレートライン電位ＶＰＬのいず
れもＶＣＣとした時の動作を第２０図を参照して説明す
る。

ＤＲＡＭモード動作信号Ｆ玉は、ＤＲＡＭモードではＬ
レベルに保たれている。また、これに伴って電位切り替
え手段７の第１スイツチングトランジスタＦＲ，はＶｓ
ｓ（オフ）、第２スイツチングトランジスタＦＲ２は■
。Ｃ（オン）に保たれてプレートライン電位はＶＣＣに
なっている。チップイネーブルＣＥが、Ｌレベルに下げ
られる前に切り−替え信号ＣＨＧをＬレベルにしておく
ことにより、ＤＲＡＭモードから不揮発記憶モードへの
切り替えサイクルが開始される。

切り替えの手順としては、ＤＲＡＭのリフレッシュと同
様にローアドレスを順にスキャンしていき、ワード線に
繋がっている強誘電体メモリセルの電荷の有無による情
報を分極による情報に順次切り替えていく。この操作を
全てのワード線について行えば、切り替えが完了したこ
とになる。口−アドレスをカウントアツプする方法とし
ては専用にカウンタを用意することもできるが、本実施
例ではリフレッシュカウンタを１スキヤンさせて用いた
。

チップが選択されていない時には、ビット線対ＢＬ、　
、ＢＬ、は第２イコライズ回路４によって１／２Ｖｃｃ
にプリチャージ、イコライズされている。

第２クロツク信号φ２をｖｓｓにして、ビット線対ＢＬ
、　、ＢＬ、のプリチャージ、イコライズを解除すると
同時に第１クロツク信号φ１をＶ３．からｖｏＣに引き
上げた後、第１クロツク信号φ１を■５５に引き下げる
ことによりビット線対ＢＬ。

ＢＬ、はＶＣＣのフローティング状態になる。ここで、
アドレス信号の指定によりローデコーダ／ワード線ドラ
イバ１を動作し、最初のワード線ＷＬ、をＶｓｓからＶ
ＣＣに引き上げる。これと同時に強誘電体メモリセルが
繋がるビット線ＢＬ、の相補のビット線「口にＤＲＡＭ
モード用ダミーセルが繋がるようにダミーワード線デコ
ーダ／ドライバ２が働く。前述したＤＲＡＭモードでの
読み出しと同様に強誘電体メモリセルの電荷の有無によ
る情報を読み出し、センスアンプ５によりビット線対Ｂ
Ｌ、　　ＢＬ、の電位が決定される。この状態のまま電
位切り替え手段７の第１スイツチングトランジスタＦＲ
，をＶｃｃ（オン）、第２スイツチングトランジスタＦ
Ｒ２をＶＢ２（オフ）に変化させてプレートライン電位
をＶＣＣから　１／２ＶＣＣにする。するとＤＲＡＭモ
ードで“１”が記憶されていた場合はビット線がＶＣＣ
となり、プレートライン電位１／２Ｖ　ｃｃとの間に電
位差が生じてビット線からプレートラインに向かって分
極される。また、ＤＲＡＭモードで“０”が記憶されて
いた場合はビット線がｖｓｓとなり、プレートライン電
位１／２Ｖ　ｃｃとの間に電位差が生じてプレートライ
ンからビット線に向かって分極される。センスアンプ信
号φＡｃｒｓｄ）ｈ−を操作してセンスアンプ５の動作
を停止した後、第２クロツク信号φ２をｖｓｓからＶＣ
Ｃにしてビット線対ＢＬ、、「口を１／２Ｖ　ＣＣにイ
コライズする。これにより強誘電体メモリセルの画電極
の電位がどちらも１／２Ｖｃｃになるため、書き込み時
に蓄えられた電荷がキャンセルされる。しかし、電位差
は０であるから、書き込まれた分極は変化しない。その
後、ワード線ＷＬ、をＶＣＣからＶＳＳにすることによ
り強誘電体メモリセルはビット線ＢＬ１から切り離され
る。第２クロツク信号φ２をＶＣＣからＶｓｓにすると
同時に、第１クロツク信号φ１をｖｓ、からＶ（（に引
き上げた後、引き下げてＶＣＣフローティング状態にす
る。この間に、電位切り替え手段７の第１スイツチング
トランジスタＦＲ，をＶＣＣからＶｓｓ（オフ）を、第
２スイツチングトランジスタＦＲ２をＶＳＳからＶｃｃ
（オン）に変化させてプレートライン電位を１／２Ｖｃ
ｃからＶ。０にしておく。

そして、アドレス信号の指定によりローデコーダ／ワー
ド線ドライバ１を動作し、選択された次のワード線ＷＬ
２をＶＢ２からＶＣＣに引き上げ、上記操作を繰り返す
。全てのワード線について上記操作が済んだ後、第２ク
ロツク信号φ２をＶＣＣにして、ビット線対ＢＬ１、Ｂ
Ｌｌを１／２Ｖｃｃにプリチャージ、イコライズする。

また、同時に電位切り替え手段７の第１スイツチングト
ランジスタＦＲ，をＶｃｃＣオン）、第２スイツチング
トランジスタＦＲ２はＶＢ２（オフ）に変化させてプレ
ートライン電位を１／２Ｖｃｃにしておく。これらのす
べてが完了するとＤＲＡＭモード動作信号ＤＲをＬレベ
ルからＨレベルに引き上げる。これによりメモリが不揮
発記憶モードに移行したことが示される。外部ではこの
信号が出されると同時にリフレッシュ回路を停止させる
必要がある。また内部的にはダミーセルが不揮発記憶モ
ード用のものに切り替えられる。

切り替え信号Ｃ■てをＨレベルにし、チップイネーブル
ＣＥをＨレベルにすることによりＤＲＡＭモードから不
揮発記憶モードへの切り替えサイクルが終了する。

■Ｖｐ（がＶＳＳ、ＶＰＬがＶＣＣのモード切り替えプ
リチャージ電位Ｖ、。をＶＢ２、プレートライン電位Ｖ
ＰＬをＶＣＣとして選んだ場合の動作を第２１図のタイ
ミングチャートを参照して説明する。

ＤＲＡＭモードの情報の読み出しをＶＳＳフロ−ティン
グで行った後、センスアンプ５によりビット線対ＢＬ、
　、ｒｌｌｍの電位を決定する。この状態のまま電位切
り替え手段７の第１スイツチングトランジスタＦＲ，を
ＶＳＳからＶ。０（オン）、第２スイツチングトランジ
スタＦＲ２を■。０からＶｓｓ（オフ）に変化させてプ
レートライン電位をＶ（（から　１／２Ｖ　ｃｃにする
。以後の動作は、前述したのと同様である。このように
して強誘電体の電荷の有無による情報を分極方向に対応
させることができる。

■ＶＰｏがＶＣＣＮ　ＶＰＬがＶｓ、のモード切り替え
プリチャージ電位ＶＰＣをＶＣＣｓプレートライン電位
ＶＰＬをＶＳＳとして選んだ場合の動作を第２２図のタ
イミングチャートを参照して説明する。

ＤＲＡＭモードの情報の読み出しを■。Ｃフローティン
グで行った後、センスアンプ５によりビット線対ＢＬＩ
　　Ｆ′ｒ？の電位を決定する。この状態のまま電位切
り替え手段７の第１スイツチングトランジスタＦＲ，を
Ｖ５５からＶ。。（オン）、第２スイツチングトランジ
スタＦＲ２をＶ。０からＶｓｓ（オフ）に変化させてプ
レートライン電位をｖ５５から　１／２Ｖｃｃにする。

以後の動作は、前述したのと同様である。このようにし
て強誘電体の電荷の有無による情報を分極方向に対応さ
せることができる。

■Ｖ、。がＶＳＳ、ＶＰＬがＶＳＳのモード切り替えプ
リチャージ電位Ｖ、。及びプレートライン電位ｖ、Ｌを
共にＶＳＳとして選んだ場合の動作を第２３図のタイミ
ングチャートを参照して説明する。

ＤＲＡＭモードの情報の読み出しをＶ５５フローティン
グで行った後、センスアンプ５によりビット線対ＢＬ、
　、ＢＬ、の電位を決定する。この状態のまま電位切り
替え手段７の第１スイツチングトランジスタＦＲ，をｖ
５．からＶｃｃ（オン）、第２スイツチングトランジス
タＦＲ２をＶＣＣからＶｓｓ（オフ）に変化させてプレ
ートライン電位をＶＳＳから　１／２Ｖ　ｃｃにする。

以後の動作は、前述したのと同様である。このようにし
て強誘電体の電荷の有無による情報を分極方向に対応さ
せることができる。

■ビット線プリチャージ電位が１／２ＶＣいＶＰＬがＶ
ＣＣのモード切り替え プリチャージ電位を第２イコライズ回路４の電位である
　１／２Ｖｃｃとし、プレートライン電位ＶＰＬをＶ。

Ｃにする場合の動作を第２４図のタイミングチャートを
参照して説明する。

チップが選択されていない時には、ビット線対ＢＬ、　
、ＢＬ、は第２イコライズ回路４によって１／２Ｖ　ｃ
ｃにプリチャージ、イコライズされている。

この場合は、第１イコライズ回路３は動作せず、第２ク
ロツク信号φ２をｖｓｓにして、ビット線対ＢＬ、　、
ＢＬ、のプリチャージ、イコライズを解除すると、ビッ
ト線対ＢＬ、　　８口は１／２Ｖｃｃレベルに保たれた
ままフローティング状態になる。

ＤＲＡＭモードの情報の読み出しを１／２Ｖ　ｃｃフロ
ーティングで行った後、センスアンプ５によりビット線
対ＢＬ、　　ＢＬ−一の電位は決定される。この状態の
まま電位切り替え手段７の第１スイツチングトランジス
タＦＲ，をＶ５５からＶ。。（オン）、第２スイツチン
グトランジスタＦＲ２をＶＣＣからＶｓｓ（オフ）に変
化させてプレートライン電位をｖｃｃから　Ｉ／２Ｖ　
ｃｃにする。以後の動作は、前述したのと同様である。

このようにして強誘電体の電荷の有無による情報を分極
方向に対応させることができる。

■ビット線プリチャージ電位が１／２Ｖ　ｃｃ、　Ｖ　
ＰＬがＶｓｓのモード切り替え プリチャージ電位ＶＰＣを第２イコライズ回路４の電位
である　１／２Ｖ　ｃｃとし、プレートライン電位ＶＰ
ＬをＶｓｓにする場合の動作を第２４図のタイミングチ
ャートを参照して説明する。

ＤＲＡＭモードの情報の読み出しを１／２’Ｖｃｃフロ
ーテイングで行った後、センスアンプ５によりビット線
対ＢＬ、　　ＢＬ、の電位を決定する。この状態のまま
電位切り替え手段７の第１スイツチングトランジスタＦ
Ｒ，をＶＳＳからＶｃｃ（オン）、第２スイツチングト
ランジスタＦＲ２をＶ。ＣからＶｓｓ（オフ）に変化さ
せてプレートライン電位をＶＳＳから　Ｉ／２Ｖ　ｃｃ
にする。以後の動作は、前述したのと同様である。この
ようにして強誘電体の電荷の有無による情報を分極方向
に対応させることができる。

以上説明した実施例３によれば、電源印加中はＤＲＡＭ
モードで動作させ、強誘電体の分極反転回数を減らし、
電源を切る前に不揮発記憶モードに移行してメモリの情
報を保持することが可能な強誘電体メモリを得ることが
できる。

実施例４ 第４図は、１つのワード線（ＷＬ＋）に繋がる強誘電体
コンデンサＭＣ及びスイッチングトランジスタＭＦから
なるメモリセルと強誘電体コンデンサＭＣ’及びスイッ
チングトランジスタＭＦ″からなるメモリセルとを１ビ
ットとし、いずれか一方のセルをダミーセルとし、他の
構成は前述した実施例３と同様にした強誘電体メモリで
ある。

この強誘電体メモリにおいては、一方のメモリセルの強
誘電体コンデンサの強誘電体層と他方のメモリセルの強
誘電体コンデンサの強誘電体の分極を逆にし、その分極
の組み合わせにより１ビットの情報を記憶する。かかる
構成によれば、センスアンプ５はプリチャージ後、ワー
ドラインＷＬ。

をＶＳＳから■。０にした時にどちらの強誘電体コンデ
ンサに繋がるビット線対ＢＬ、　、ＢＬ、の電位が高い
かを判定することによりデータが得られるため、前述し
た実施例３のようにダミーセルを設けることが不要にな
ると共にノイズに強くなり、信頼性を向上できる。その
上、不揮発記憶モードとＤＲＡＭモードの切り替えの際
にダミーセルを切り替える操作も不要になる。ビット線
のプリチャージ電位としてｖｓ、やｖＣｃ１ＤＲＡＭモ
ードでは１／２Ｖ　ｃｃも取り得るのは実施例３と同様
である。

また、ＶＰＬとしてｖ５．もＶ。Ｃも取り得る。これら
の場合におけるタイミングチャートも、前述した第８図
〜第２５図に示した通りである。

［発明の効果］ 以上詳述した如く、本発明によれば従来のＤＲＡＭと同
様な構造、回路構成で不揮発性を有し、リフレッシュが
不要な高集積度の強誘電体メモリを提供できる。また、
本発明の別の強誘電体メモリによればＤＲＡＭモードと
不揮発性モードを切り替えて使用することが可能で、強
誘電体の分極に伴うアクセスタイムの遅れや強誘電体の
分極疲労現象による寿命低下を回避できる等顕著な効果
を奏する。

【図面の簡単な説明】

第１図は本発明の実施例１における強誘電体メモリの回
路図、第２図は本発明の実施例２における強誘電体メモ
リの回路図、第３図は本発明の実施例３における強誘電
体メモリの回路図、第４図は本発明の実施例４における
強誘電体メモリの回路図、第５図は本実施例１の強誘電
体メモリの書き込み動作を説明するタイミングチャート
、第６図は本実施例１の強誘電体メモリの読み出し動作
を説明するタイミングチャート、第７図は本実施例１の
強誘電体メモリの他の読み出し動作を説明するタイミン
グチャート、第８図〜第１１図はそれぞれ本実施例３に
おける強誘電体メモリの不揮発性モードからＤＲＡＭモ
ードへの切り替えを説明するためのタイミングチャート
、第１２図は本実施例３における強誘電体メモリのＤＲ
ＡＭモードの書き込み動作を説明するためのタイミング
チャート、第１３図は本実施例３における強誘電体メモ
リの他のＤＲＡＭモードの書き込み動作を説明するため
のタイミングチャート、第１４図〜第１９図はそれぞれ
本実施例３における強誘電体メモリのＤＲＡＭモードの
読みだし動作を説明するためのタイミングチャート、第
２０図〜第２５図はそれぞれ本実施例３における強誘電
体メモリのＤＲＡＭモードから不揮発性モードへの切り
替え動作を説明するためのタイミングチャート、第２６
図は強誘電体の印加電圧と分極の関係を示すヒステリシ
ス特性図、第２７図は強誘電体キャパシタの第１、第２
の電極の配置を示す概略図である。 １・・・ローデコーダ／ワード線ドライバ、２・・・ダ
ミーワード線デコーダ／ドライバ、３・・・第１イコラ
イズ回路、４・・・第２イコライズ回路、５・・・セン
スアンプ、６・・・カラムデコーダφカラムセレクト線
ドライバ、７・・・電位切り替え手段、ＷＬｌ、ＷＬｌ
・・・ワード線、ＤＷＬ％ＤＷＬ’　・・・ダミーワー
ド線、ｄＤＷＬ、ｄＤＷＬ’　・・・ＤＲＡＭモード用
ダミーワード線、ＢＬ、、ＢＬ、−・・ビット線対、Ｍ
Ｃ，ＭＣ’　・・・強誘電体コンデンサ、ＤＣ，ＤＣ’
・・・参照用常誘電体コンデンサ、ｄＤＣ，ｄＤＣ・・
・常誘電体キャパシタ、ＭＦＳＭＦ’　　ＤＦＳＤＦ’
・・・スイッチングトランジスタ、ＦＲｌ・・・第１ス
イツチングトランジスタ、ＦＲ２・・・第２スイツチン
グトランジスタ、φ１、φ２・・・クロック信号、φＡ
ＣＴ　ｓ　ｄ）　ＡＣＴ−センスアンプ信号、Ｉｌｏ、
Ｉｌｏ・・・データ入出力線。

Claims (2)

【特許請求の範囲】
1. （１）強誘電体の分極によって１ビットの情報を記録す
   る強誘電体メモリにおいて、前記強誘電体を挟む一対の
   電極のうち、第１電極に１ビットの情報の二値の書き込
   みに対応する２つの電位のいずれかを与える手段を接続
   し、第２電極に前記二値の書き込みに対応する２つの電
   位間の中間もしくは略中間の電位を保持させる手段を接
   続したことを特徴とする強誘電体メモリ。
2. （２）強誘電体の分極によって１ビットの情報を記録す
   る強誘、電体メモリにおいて、前記強誘電体を挟む一対
   の電極のうち、第１電極に１ビットの情報の二値の書き
   込みに対応する２つの電位のいずれかを印加する手段を
   接続し、第２電極に前記二値の書き込みに対応する２つ
   の電位間の中間もしくは略中間の電位を保持させるか、
   又は前記二値の書き込みに対応する２つの電位のいずれ
   かを印加する手段を接続したことを特徴とする強誘電体
   メモリ。