JPH097377A - 強誘電体記憶装置 - Google Patents

強誘電体記憶装置

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JPH097377A
JPH097377A JP7153554A JP15355495A JPH097377A JP H097377 A JPH097377 A JP H097377A JP 7153554 A JP7153554 A JP 7153554A JP 15355495 A JP15355495 A JP 15355495A JP H097377 A JPH097377 A JP H097377A
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Kenshirou Arase
謙士朗 荒瀬
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Abstract

(57)【要約】 【目的】読み出し時の動作マージンが充分確保でき、ひ
いては信頼性が高くかつ大容量化が可能な強誘電体記憶
装置を実現する。 【構成】１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装置に
おいて、データ読み出し時に、読み出しセルＭＡは、互
いに逆相のデータが記憶された第１の比較セルＲＭＡ’
のデータおよび第２の比較セルＲＭＢ’のデータと、同
時並列的に比較読み出しが行われる。その結果、読み出
しセルＭＡのデータは、第１の比較セルＲＭＡ’のデー
タまたは第２の比較セルＲＭＢ’のデータのいずれか一
方に対して互いに逆相となり、互いに逆相となった比較
セルとの間では、２ＴＲ−２ＣＡＰ型セルと同様のビッ
ト線間電位差で、第１のセンスアンプまたは第２のセン
スアンプのどちらか一方で、比較増幅される。その結
果、読み出し時の動作マージンが充分確保でき、ひいて
は信頼性の向上および大容量化を実現できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、１個の選択トランジス
タと１個の強誘電体キャパシタより構成されるメモリセ
ルの強誘電体キャパシタの分極方向によって、データを
記憶する強誘電体記憶装置に関するものである。
【０００２】
【従来の技術】ペロブスカイト構造をなす酸化物である
強誘電体材料（たとえばＢａＴｉＯ3、ＳｒＴｉＯ3 、
ＰｂＴｉＯ3 等）をキャパシタ絶縁膜として強誘電体キ
ャパシタを構成し、当該強誘電体キャパシタの分極方向
によって、データを記憶する強誘電体記憶装置が知られ
ている。
【０００３】以下、強誘電体キャパシタのヒステリシス
特性について図９に関連付けて説明する。図９において
は、（ａ）がヒステリシス特性を、（ｂ）および（ｃ）
は互いに逆相の第１のデータ（以下データ１）、および
第２のデータ（以下データ０）が書き込まれたキャパシ
タの状態をそれぞれ示している。
【０００４】強誘電体記憶装置は、図９（ａ）に示すヒ
ステリシス特性において、強誘電体キャパシタにプラス
側の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷が
残った状態（図中Ａ）をデータ１（第１のデータ）、マ
イナス側の電圧を印加（図中Ｄ）して−Ｑｒの残留分極
電荷が残った状態（図中Ｂ）をデータ０（第２のデー
タ）として、不揮発性のメモリとして利用する。
【０００５】図９（ａ）に示すようなヒステリシス特性
を有する強誘電体キャパシタを、不揮発性の強誘電体記
憶装置として利用するには、２個の選択トランジスタと
２個の強誘電体キャパシタから１メモリセルを構成する
もの（２ＴＲ−２ＣＡＰ型セル）と、１個の選択トラン
ジスタと１個の強誘電体キャパシタから１メモリセルを
構成するもの（１ＴＲ−１ＣＡＰ型セル）が知られてい
る。
【０００６】図１０は、２ＴＲ−２ＣＡＰ型セルを有す
る強誘電体記憶装置のメモリアレイ図である。
【０００７】図１０において、ＭＡはメモリセル、ＷＬ
Ａはワード線、ＢＬＡ、ＢＬＡ’はビット線、ＰＬＡは
プレート電極線をそれぞれ示している。そして、メモリ
セルＭＡは２個の選択トランジスタＴＡ、ＴＡ’、およ
び２個の強誘電体キャパシタＣＡ、ＣＡ’により構成さ
れている。なお、図中、ＣＬは各ビット線ＢＬＡ、ＢＬ
Ａ’の負荷容量をそれぞれ示している。
【０００８】図１０の２ＴＲ−２ＣＡＰ型セルを有する
強誘電体記憶装置においては、メモリセルＭＡは２個の
強誘電体キャパシタＣＡ、ＣＡ’に、それぞれ互いに逆
相の分極方向になるようにデータの書き込みを行う。し
たがって、２ＴＲ−２ＣＡＰ型セルにおいては、図９
（ａ）のヒステリシス特性において、＋Ｑｒまたは−Ｑ
ｒの残留分極電荷が、データ読み出し時にそれぞれビッ
ト線ＢＬＡ、ＢＬＡ’に読み出されて、センスアンプＳ
Ａにより相補的に増幅される。
【０００９】また、図１１は、１ＴＲ−１ＣＡＰ型セル
を有する強誘電体記憶装置のメモリアレイ図である。
【００１０】図１１のメモリアレイは、いわゆる折り返
しビット線構造をなしており、図中、ＭＡ１，ＭＡ１’
はメモリセル、ＭＲＡ，ＭＲＡ’は比較セル、ＷＬＡ、
ＷＬＡ’はワード線、ＢＬＡ，ＢＬＡ’はビット線、Ｐ
ＬＡはプレート電極線、ＲＷＬＡ，ＲＷＬＡ’は比較セ
ルを駆動するためのワード線、ＲＰＬＡは比較セルを駆
動するためのプレート電極線、ＣＬは各ビット線ＢＬ
Ａ、ＢＬＡ’の負荷容量をそれぞれ示している。メモリ
セルＭＡ１は選択トランジスタＴＡ１および強誘電体キ
ャパシタＣＡ１により構成され、メモリセルＭＡ１’は
選択トランジスタＴＡ１’および強誘電体キャパシタＣ
Ａ１’により構成されている。比較セルＭＲＡ、ＭＲ
Ａ’は、メモリセルＭＡ１、ＭＡ１’のデータを比較読
み出しするために設けられており、比較セルＭＲＡの場
合には選択トランジスタＴＲＡおよび強誘電体キャパシ
タＣＲＡにより構成され、比較セルＭＲＡ’の場合には
選択トランジスタＴＲＡ’および強誘電体キャパシタＣ
ＲＡ’により構成されている。
【００１１】図１１の１ＴＲ−１ＣＡＰ型セルを有する
強誘電体記憶装置においては、たとえば、メモリセルＭ
Ａ１のデータ読み出しは、読み出しビット線ＢＬＡの折
り返し方向に隣接した比較ビット線ＢＬＡ’に接続され
た比較セルＭＲＡ’との比較により行われ、メモリセル
ＭＡ１’のデータ読み出しは、読み出しビット線ＢＬ
Ａ’の折り返し方向に隣接した比較ビット線ＢＬＡに接
続された比較セルＭＲＡとの比較により行われる。ま
た、比較セルＭＲＡ、ＭＲＡ’においては、それぞれ図
９（ａ）のヒステリシス特性において、＋Ｑｒまたは−
Ｑｒの残留分極電荷が読み出される場合の中間状態にな
るように、たとえばキャパシタ面積またはバイアス電圧
等を調節して、最適設計される。したがって、１ＴＲ−
１ＣＡＰ型セルにおいては、読み出しセルによる読み出
しビット線と比較セルによる比較ビット線との間の電位
差が、センスアンプＳＡにより増幅されて、データの判
定がなされる。
【００１２】
【発明が解決しようとする課題】ところで、上述した２
ＴＲ−２ＣＡＰ型セルまたは１ＴＲ−１ＣＡＰ型セルを
有する強誘電体記憶装置においては、それぞれ以下のよ
うな問題がある。
【００１３】たとえば、図１０の２ＴＲ−２ＣＡＰ型セ
ルを有する強誘電体記憶装置においては、データ読み出
し時の動作マージンが充分確保できるが、メモリセル面
積が大きくなり、大容量化できないという問題がある。
【００１４】また，図１１の１ＴＲ−１ＣＡＰ型セルを
有する強誘電体記憶装置においては、上述した比較セル
を最適設計することが難しく、仮に最適設計することが
可能であっても、２ＴＲ−２ＣＡＰ型セルと比べると、
読み出し時のビット線間電位差が半分になってしまう。
さらに、１ＴＲ−１ＣＡＰ型セルにおいては、２ＴＲ−
２ＣＡＰ型セルと異なり、読み出しセルと比較セルがレ
イアウト上離れて配置される。したがって、プロセス上
のバラツキにより、読み出しセルまたは比較セルの特性
がバラツクと、読み出し時の動作マージンが充分確保で
きなくなり、信頼性に欠けるという問題がある。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、読み出し時の動作マージンが充
分確保でき、ひいては信頼性が高くかつ大容量化が可能
な強誘電体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、それぞれのワード線とビット線に接続さ
れた１個の選択トランジスタと、一方の電極が上記選択
トランジスタに接続された１個の強誘電体キャパシタよ
り構成されるメモリセルを有し、上記強誘電体キャパシ
タの分極方向によって、互いに逆相の第１のデータまた
は第２のデータのどちらかのデータを記憶する強誘電体
記憶装置であって、データ読み出し時に選択されたワー
ド線内のそれぞれの読み出しセル毎に対応して比較読み
出しが行われ、かつ互いに逆相のデータが記憶された第
１の比較セルおよび第２の比較セルと、上記読み出しセ
ルが接続された読み出しビット線毎に対応して、上記読
み出しビット線と上記第１の比較セルが接続された第１
の比較ビット線との間の電位差を比較増幅する第１のセ
ンスアンプと、上記読み出しビット線と上記第２の比較
セルが接続された第２の比較ビット線との間の電位差を
比較増幅する第２のセンスアンプとを有する。
【００１７】また、上記強誘電体記憶装置は、データ読
み出し時に、上記読み出しセルのデータを上記読み出し
ビット線に、上記第１の比較セルのデータを上記第１の
比較ビット線に、上記第２の比較セルのデータを上記第
２の比較ビット線に同時並列的に読み出して、上記読み
出しセルのデータが上記第１の比較セルのデータと互い
に逆相であり上記第２の比較セルのデータと互いに同相
である場合には、上記第１のセンスアンプの比較増幅結
果により上記読み出しセルのデータが読み出され、上記
読み出しセルのデータが上記第１の比較セルのデータと
互いに同相であり上記第２の比較セルのデータと互いに
逆相である場合には、上記第２のセンスアンプの比較増
幅結果により上記読み出しセルのデータが読み出され
る。
【００１８】また、上記強誘電体記憶装置は、それぞれ
のビット線毎に対応して上記第１のまたは第２の比較セ
ルのどちらか一方が設けられた折り返しビット線構造を
なす１対のメモリアレイを有し、上記１対のメモリアレ
イは上記第１のセンスアンプおよび上記第２のセンスア
ンプを挟んでそれぞれ互いに対面する方向に配置され、
上記データ読み出し時に、上記１対のメモリアレイのど
ちらか一方のメモリアレイが選択され読み出しセルのデ
ータが読み出される。
【００１９】また、上記強誘電体記憶装置において、上
記読み出しビット線は上記選択されたメモリアレイ内の
読み出しセルが接続されているビット線であり、上記第
１の比較ビット線および上記第１の比較セルは上記読み
出しビット線の折り返し方向に隣接したビット線および
当該ビット線に接続さてている比較セルであり、上記第
２の比較ビット線および上記第２の比較セルは上記選択
されないメモリアレイ内にあって上記第１の比較ビット
線が延在する方向に対向配置されたビット線および当該
ビット線に接続されている比較セルである。
【００２０】また、上記強誘電体記憶装置において、上
記読み出しビット線は上記選択されたメモリアレイ内の
読み出しセルが接続されているビット線であり、上記第
１の比較ビット線および上記第１の比較セルは上記選択
されないメモリアレイ内にあって上記読み出しビット線
が延在する方向に対向配置されたビット線および当該ビ
ット線に接続されている比較セルであり、上記第２の比
較ビット線および上記第２の比較セルは上記第１の比較
ビット線の折り返し方向に隣接したビット線および当該
ビット線に接続されている比較セルである。
【００２１】また、上記強誘電体記憶装置において、上
記第１のセンスアンプおよび上記第２のセンスアンプ
は、それぞれ上記読み出しビット線と上記第１の比較ビ
ット線または上記第２の比較ビット線との間の電位差を
比較増幅するラッチ型センスアンプである。
【００２２】また、上記強誘電体記憶装置において、上
記第１の比較セルおよび第２の比較セルは、それぞれの
ワード線とビット線に接続された１個の選択トランジス
タと、一方の電極が上記選択トランジスタに接続された
１個の強誘電体キャパシタと、上記強誘電体キャパシタ
と上記選択トランジスタとの接続部を所定の第１の電位
または第２の電位接続する接続手段を有する。
【００２３】また、上記強誘電体記憶装置において、上
記データ読み出し前に、上記第１の比較セルを上記第１
の電位に接続することにより上記第１の比較セルに所望
のデータの書き込みが行われ、上記第２の比較セルを上
記第２の電位に接続することにより上記第２の比較セル
に所望のデータの書き込みが行われる。
【００２４】また、上記メモリセルと上記比較セルとは
同サイズである。
【００２５】また、本発明の強誘電体記憶装置は、ＤＲ
ＡＭモードまたは強誘電体モードのいずれかのモードで
選択的に動作可能で、ＤＲＡＭモードの場合にはメモリ
セルの強誘電体キャパシタの電荷蓄積量に応じてデータ
の判定を行う。
【００２６】
【作用】本発明の強誘電体記憶装置によれば、たとえば
１個の選択トランジスタと１個の強誘電体キャパシタよ
りメモリセルが構成される１ＴＲ−１ＣＡＰ型セルの強
誘電体記憶装置において、データ読み出し時に、読み出
しセルは、互いに逆相のデータが記憶された第１の比較
セルのデータおよび第２の比較セルのデータと、同時並
列的に比較読み出しが行われる。その結果、上記読み出
しセルのデータ、上記第１の比較セルのデータまたは上
記第２の比較セルのデータのいずれか一方に対して互い
に逆相となり、互いに逆相となった比較セルとの間で
は、２ＴＲ−２ＣＡＰ型セルと同様のビット線間電位差
で、第１のセンスアンプまたは第２のセンスアンプのど
ちらか一方で、比較増幅される。
【００２７】また、上記強誘電体記憶装置は、それぞれ
のビット線毎に対応して上記第１または第２の比較セル
のどちらか一方が設けられた折り返しビット線構造をな
す１対のメモリアレイを有し、当該１対のメモリアレイ
は上記第１のセンスアンプおよび上記第２のセンスアン
プをはさんでそれぞれ互いに対面する方向に配置し、上
記データ読み出し時に、上記１対のメモリアレイのどち
らか１方のメモリアレイを選択することにより、レイア
ウトすることが可能である。
【００２８】たとえば、上記読み出しビット線は上記選
択されたメモリアレイ内の読み出しセルが接続されてい
るビット線であり、上記第１の比較ビット線および上記
第１の比較セルは上記読み出しビット線の折り返し方向
に隣接したビット線および当該ビット線に接続されてい
る比較セルであり、上記第２の比較ビット線および上記
第２の比較セルは上記選択されないメモリアレイ内にあ
って上記第１の比較ビット線が延在する方向に対向配置
されたビット線および当該ビット線に接続されている比
較セルとすることが可能である。
【００２９】あるいは、読み出しビット線は上記選択さ
れたメモリアレイ内の読み出しセルが接続されているビ
ット線であり、上記第１の比較ビット線および上記第１
の比較セルは上記選択されないメモリアレイ内にあって
上記読み出しビット線が延在する方向に対向配置された
ビット線および当該ビット線に接続されている比較セル
であり、上記第２の比較ビット線および上記第２の比較
セルは上記第１の比較ビット線の折り返し方向に隣接し
たビット線および当該ビット線に接続されている比較セ
ルとすることが可能である。
【００３０】また、上記第１のセンスアンプおよび上記
第２のセンスアンプは、それぞれラッチ型センスアンプ
とすることにより、ビット線間電位差の大きい方のセン
スアンプが比較増幅されラッチされる。
【００３１】また、上記第１の比較セルおよび第２の比
較セルは、通常のメモリセルと同様の１ＴＲ−１ＣＡＰ
型セルの強誘電体キャパシタと選択トランジスタとの接
続部を、それぞれ所定の第１の電位または第２の電位に
接続する接続手段により、上記データ読み出し前に、そ
れぞれ所定の電位に接続される。これにより、互いに逆
相の所望のデータの書き込みが行われる。
【００３２】また、本発明の強誘電体記憶装置によれ
ば、ＤＲＡＭモードまたは強誘電体モードのいずれかの
モードが選択され、ＤＲＡＭモードの場合にはメモリセ
ルの強誘電体キャパシタの電荷蓄積量に応じてデータの
判定が行われる。
【００３３】
【実施例】図１は、本発明に係る強誘電体記憶装置、具
体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記憶
装置における第１の実施例を示す回路図である。図１に
おいて、Ａ，Ｂはメモリアレイ、Ｔ１，Ｔ２，Ｔ２１，
Ｔ２２はｎチャネルＭＯＳ（以下、ＮＭＯＳという）ト
ランジスタからなるプリチャージ用トランジスタ、Ｔ９
〜Ｔ１４はＮＭＯＳトランジスタからなる転送ゲート用
トランジスタ、ＷＬＡ，ＷＬＡ’，ＷＬＢ，ＷＬＢ’は
メモリセルを駆動するためのワード線、ＲＷＬＡ，ＲＷ
ＬＡ’，ＲＷＬＢ，ＲＷＬＢ’は比較セルを駆動するた
めのワード線、ＰＬＡ，ＰＬＢはメモリセルを駆動する
ためのプレート電極線、ＲＰＬＡ，ＲＰＬＢは比較セル
を駆動するためのプレート電極線、ＢＬＡ，ＢＬＡ’，
ＢＬＢ，ＢＬＢ’はビット線、ＳＡ１は第１のセンスア
ンプ、ＳＡ２は第２のセンスアンプをそれぞれ示してい
る。
【００３４】図１のメモリアレイは、いわゆる折り返し
ビット線構造をなす一対のメモリアレイＡおよびメモリ
アレイＢが、第１のセンスアンプＳＡ１および第２のセ
ンスアンプＳＡ２を挟んでそれぞれ互いに対面する方向
に配置されている。
【００３５】メモリアレイＡにおいては、メモリセルＭ
Ａは選択トランジスタＴ７および強誘電体キャパシタＣ
３により構成され、メモリセルＭＡ’は選択トランジス
タＴ８および強誘電体キャパシタＣ４により構成されて
いる。さらに、それぞれのビット線ＢＬＡ，ＢＬＡ’に
対応して、比較セルＲＭＡ、ＲＭＡ’が設けられてい
る。比較セルＲＭＡは、選択トランジスタＴ３および強
誘電体キャパシタＣ１およびプリセットトランジスタＴ
４により構成され、プリセット信号ＰＳにより、当該強
誘電体キャパシタＣ１を電源電圧ＶＣＣの供給線に接続
することにより、データ１（第１のデータ）にプリセッ
トする。比較セルＲＭＡ’は、選択トランジスタＴ５お
よび強誘電体キャパシタＣ２およびプリセットトランジ
スタＴ６により構成され、プリセット信号ＰＳにより、
当該強誘電体キャパシタＣ２を接地電圧ＶＳＳの供給線
に接続することにより、データ０（第２のデータ）にプ
リセットする。
【００３６】メモリアレイＢにおいては、メモリセルＭ
Ｂは選択トランジスタＴ１５および強誘電体キャパシタ
Ｃ５により構成され、メモリセルＭＢ’は選択トランジ
スタＴ１６および強誘電体キャパシタＣ６により構成さ
れている。さらに、それぞれのビット線ＢＬＢ、ＢＬ
Ｂ’に対応して、比較セルＲＭＢ、ＲＭＢ’が設けられ
ている。比較セルＲＭＢは、選択トランジスタＴ１７お
よび強誘電体キャパシタＣ７およびプリセットトランジ
スタＴ１８により構成され、プリセット信号ＰＳによ
り、当該強誘電体キャパシタＣ７を接地電圧ＶＳＳの供
給線に接続することにより、データ０（第２のデータ）
にプリセットする。比較セルＲＭＢ’は、選択トランジ
スタＴ１９および強誘電体キャパシタＣ８およびプリセ
ットトランジスタＴ２０により構成され、プリセット信
号ＰＳにより、当該強誘電体キャパシタＣ８を電源電圧
ＶＣＣの供給線に接続することにより、データ１（第１
のデータ）にプリセットする。
【００３７】また、プリチャージ用トランジスタＴ１，
Ｔ２は、プリチャージ信号φＰＣがハイレベルのときオ
ン状態となり、ビット線ＢＬＡ、ＢＬＡ’を接地電圧Ｖ
ＳＳ（０Ｖ）にプリチャージする。同様に、プリチャー
ジ用トランジスタＴ２１，Ｔ２２は、プリチャージ信号
φＰＣがハイレベルのときにオン状態となり、ビット線
ＢＬＢ、ＢＬＢ’を接地電圧ＶＳＳにプリチャージす
る。また、第１および第２のセンスアンプＳＡ１，ＳＡ
２は、センスイネーブル信号φＳＥで活性化される。Ｎ
１，Ｎ２およびＮ３，Ｎ４は、それぞれ第１のセンスア
ンプＳＡ１および第２のセンスアンプＳＡ２の入出力ノ
ードを示し、トランジスタＴ９，Ｔ１０，Ｔ１１，Ｔ１
２，Ｔ１３，Ｔ１４は、これら入出力ノードＮ１〜Ｎ４
を、それぞれ選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，
Ｓ６により、ビット線ＢＬＡ，ＢＬＡ’，ＢＬＢ，ＢＬ
Ｂ’のいずれかに接続する。
【００３８】次に、図１の第１の実施例において、メモ
リセルに対する書き込み動作および読み出し動作につい
て説明する。
【００３９】図２は、図１の第１の実施例において、メ
モリセルＭＡに対する書き込み動作のタイミングチャー
トを示す図である。書き込み動作の場合は、従来の１Ｔ
Ｒ−１ＣＡＰ型セルの強誘電体記憶装置の書き込み動作
と同様である。
【００４０】まず、メモリセルＭＡが接続されたビット
線ＢＬＡを接地電圧ＶＳＳ（０Ｖ）にプリチャージした
後、時刻ｔ１で、当該メモリセルＭＡに書き込むべきデ
ータが１データの場合にはビット線ＢＬＡを電源電圧Ｖ
ＣＣ（３．３Ｖ）に、当該メモリセルＭＡに書き込むべ
きデータが０データの場合にはビット線ＢＬＡを接地電
圧ＶＳＳ（０Ｖ）に設定する。次に、時刻ｔ２で、メモ
リセルＭＡが接続されたワード線ＷＬＡを０Ｖから５Ｖ
に、プレート電極線ＰＬＡを０Ｖから３．３Ｖに立ち上
げる。その結果、メモリセルＭＡに書き込むべきデータ
が０データの場合において、当該メモリセルＭＡの強誘
電体キャパシタＣ３が、図９（ａ）のヒステリシス特性
においてＤ点の状態に時刻ｔ３までに移動し、データの
書き込みが完了する。
【００４１】次に時刻ｔ３で、ワード線ＷＬＡを５Ｖに
保持したまま、プレート電極線ＰＬＡを３．３Ｖから０
Ｖに立ち下げる。その結果、メモリセルＭＡに書き込む
べきデータが１データの場合において、当該メモリセル
ＭＡの強誘電体キャパシタＣ３が、図９（ａ）のヒステ
リシス特性においてＣ点の状態に時刻ｔ４までに移動
し、データの書き込みが完了する。最後に、ワード線Ｌ
ＷＡを５Ｖから０Ｖに立ち下げることにより、書き込み
動作が終了する。
【００４２】続いて、図１の第１の実施例における、メ
モリセルに対する読み出し動作について、図３、図４、
図５を参照しつつ説明する。
【００４３】図３は、図１の第１の実施例において、メ
モリセルＭＡ，ＭＡ’，ＭＢ，ＭＢ’の読み出しを行う
場合において、選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６の制御により、第１のセンスアンプＳＡ１およ
び第２のセンスアンプＳＡ２の各入出力ノードＮ１，Ｎ
２およびＮ３，Ｎ４に、ビット線ＢＬＡ，ＢＬＡ’，Ｂ
ＬＢ，ＢＬＢ’のいずれが接続されるかを示す図であ
る。
【００４４】すなわち、メモリセルＭＡの読み出しを行
う場合には、当該メモリセルＭＡが接続されたビット線
ＢＬＡがノードＮ１およびＮ３に接続され、比較セルＲ
ＭＡ’が接続されたビット線ＢＬＡ’がノードＮ２に接
続され、比較セルＲＭＢ’が接続されたビット線ＢＬ
Ｂ’がノードＮ４に接続される。その結果、第１のセン
スアンプＳＡ１では、メモリセルＭＡのデータと０デー
タが書き込まれた比較セルＲＭＡ’との間で比較増幅が
行われ、第２のセンスアンプＳＡ２では、メモリセルＭ
Ａのデータと１データが書き込まれた比較セルＲＭＢ’
との間で比較増幅が行われる。
【００４５】また、メモリセルＭＡ’の読み出しを行う
場合には、当該メモリセルが接続されたビット線ＢＬ
Ａ’がノードＮ２およびＮ４に接続され、比較セルＲＭ
Ａが接続されたビット線ＢＬＡがノードＮ１に接続さ
れ、比較セルＲＭＢが接続されたビット線ＢＬＢがノー
ドＮ３に接続される。その結果、第１のセンスアンプＳ
Ａ１では、メモリセルＭＡ’のデータと１データが書き
込まれた比較セルＲＭＡとの間で比較増幅が行われ、第
２のセンスアンプＳＡ２では、メモリセルＭＡ’のデー
タと０データが書き込まれた比較セルＲＭＢとの間で比
較増幅が行われる。
【００４６】また、メモリセルＭＢの読み出しを行う場
合には、当該メモリセルＭＢが接続されたビット線ＢＬ
ＢがノードＮ１およびＮ３に接続され、比較セルＲＭ
Ａ’が接続されたビット線ＢＬＡ’がノードＮ２に接続
され、比較セルＲＭＢ’が接続されたビット線ＢＬＢ’
がノードＮ４に接続される。その結果、第１のセンスア
ンプＳＡ１では、メモリセルＭＢのデータと０データが
書き込まれた比較セルＲＭＡ’との間で比較増幅が行わ
れ、第２のセンスアンプＳＡ２では、メモリセルＭＢの
データと１データが書き込まれた比較セルＲＭＢ’との
間で比較増幅が行われる。
【００４７】また、メモリセルＭＢ’の読み出しを行う
場合には、当該メモリセルＭＢ’が接続されたビット線
ＢＬＢ’がノードＮ２およびＮ４に接続され、比較セル
ＭＲＡが接続されたビット線ＢＬＡがノードＮ１に接続
され、比較セルＲＭＢが接続されたビット線ＢＬＢがノ
ードＮ３に接続される。その結果、第１のセンスアンプ
ＳＡ１では、メモリセルＭＢ’のデータと１データが書
き込まれた比較セルＲＭＡとの間で比較増幅が行われ、
第２のセンスアンプＳＡ２では、メモリセルＭＢ’のデ
ータと０データが書き込まれた比較セルＲＭＢとの間で
比較増幅が行われる。
【００４８】図４は、図１の第１の実施例において、た
とえばメモリセルＭＡに対する読み出し動作の、タイミ
ングチャートを示す図である。
【００４９】まず、時刻ｔ１で、プリチャージ信号φＰ
Ｃを０Ｖから３．３Ｖに立ち上げることにより、メモリ
セルＭＡが接続されたビット線ＢＬＡ、および比較セル
ＲＭＡ’が接続されたビット線ＢＬＡ’、および比較セ
ルＲＭＢ’が接続されたビット線ＢＬＢ’が０Ｖにプリ
チャージされる。また、時刻ｔ２で、プリチャージ信号
φＰＣが３．３Ｖから０Ｖに立ち下げられてビット線の
初期設定を終了する。
【００５０】次に、時刻ｔ３で、メモリセルＭＡが接続
されたワード線ＷＬＡを０Ｖから５Ｖに、プレート電極
線ＰＬＡを０Ｖから３．３Ｖに立ち上げる。また、比較
セルＲＭＡ’が接続されたワード線ＲＷＬＡ’を０Ｖか
ら５Ｖに、プレート電極線ＲＰＬＡを０Ｖから３．３Ｖ
に立ち上げる。また、比較セルＲＭＢ’が接続されたワ
ード線ＲＷＬＢ’を０Ｖから５Ｖに、プレート電極線Ｒ
ＰＬＢを０Ｖから３．３Ｖに立ち上げる。その結果、ビ
ット線ＢＬＡの電位はメモリセルＭＡのデータ読み出し
に応じて、ビット線ＢＬＡ’の電位は比較セルＲＭＡ’
の０データ読み出しに応じて、ビット線ＢＬＢ’の電位
は比較セルＲＭＢ’の１データ読み出しに応じて、それ
ぞれ変化する。この場合、読み出しデータが１データの
場合には、図９（ａ）のヒステリスス特性においてプラ
ス側の分極電荷が読み出されるため、図４に示すように
より高い電圧側に変化し、読み出しデータが０データの
場合には、マイナス側の分極電荷が読み出されるため、
より低い電圧側に変化する。
【００５１】ビット線電位が充分に変化した後、次に時
刻ｔ４で、センスイネーブル信号φＳＥを０Ｖから３．
３Ｖに立ち上げることにより、第１のセンスアンプＳＡ
１および第２のセンスアンプＳＡ２を活性化する。その
結果、第１のセンスアンプＳＡ１によりメモリセルＭＡ
のデータと比較セルＲＭＡ’の０データとの間で比較増
幅が行われ、第２のセンスアンプＳＡ２によりメモリセ
ルＭＡのデータと比較セルＲＭＢ’の１データとの間で
比較増幅が行われる。それぞれのセンスアンプの比較増
幅能力は、ビット線間電位差（ノード間電位差）に比例
するため、メモリセルＭＡのデータがそれぞれの接続さ
れた比較セルのデータと互いに逆相となる側のセンスア
ンプの比較増幅結果により、それぞれのビット線電位が
増幅されラッチされる。したがって、メモリセルＭＡの
データがラッチされる。
【００５２】次に、時刻ｔ５で、比較セルＲＭＡ’が接
続されたワード線ＲＷＬＡ’、および比較セルＲＭＢ’
が接続されたワード線ＲＷＬＢ’を５Ｖから０Ｖに立ち
下げ、プリセット信号ＰＳを０Ｖか５Ｖに立ち下げる。
その結果、比較セルＲＭＡ’は、図９（ａ）のヒステリ
シス特性においてＤ点の状態にプレート電極線ＲＰＬＡ
が立ち下がる時刻ｔ６までに移動し、０データの再書き
込みが行われる。
【００５３】次に、時刻ｔ６で、メモリセルＭＡが接続
されたプレート電極線ＰＬＡを３．３Ｖから０Ｖに立ち
下げる。その結果、メモリセルＭＡは、図９（ａ）のヒ
ステリシス特性において、１データの場合にはＣ点の状
態に、０データの場合にはＢ点の状態に、ワード線ＷＬ
Ａが立ち下がる時刻ｔ７までに移動し、当該メモリセル
ＭＡに対するデータの再書き込みが行われる。また同様
に時刻ｔ６で、比較セルＲＭＢ’が接続されたプレート
電極線ＲＰＬＢを３．３Ｖから０Ｖに立ち下げる。その
結果、比較セルＲＭＢ’は、図９（ａ）のヒステリシス
特性においてＤ点の状態にプリセット信号ＰＳが立ち下
がる時刻ｔ８までに移動し、１データの再書き込みが行
われる。最後に、時刻ｔ８で、プリセット信号ＰＳを５
Ｖから０Ｖに立ち下げることにより、読み出し動作が終
了する。
【００５４】なお、図５は、図１の第１の実施例におい
て、第１のセンスアンプＳＡ１の具体的な回路例を示す
図であり、当然のことながら第２にセンスアンプＳＡ２
も同様の回路構成である。
【００５５】図５のセンスアンプにおいては、ｐチャネ
ルＭＯＳ（以下、ＰＭＯＳという）トランジスタＴ２
３、ＮＭＯＳトランジスタＴ２４、およびＰＭＯＳトラ
ンジスタＴ２５、ＮＭＯＳトランジスタＴ２６により構
成される相補のインバータ回路により、ラッチ回路を構
成する。また、このラッチ回路は、ＰＭＯＳトランジス
タＴ２７、ＮＭＯＳトランジスタＴ２８が、センスイネ
ーブル信号φＳＥをうけて活性化されることにより、ノ
ードＮ１とＮ２とのノード間電位差を増幅しラッチす
る。
【００５６】以上説明したように、第１の実施例によれ
ば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電体記憶装
置において、データ読み出し時に、読み出しセルは、互
いに逆相のデータが記憶された第１の比較セルのデータ
および第２の比較セルのデータと、同時並列的に比較読
み出しが行われる。そのため、上記読み出しセルのデー
タは、上記第１の比較セルノデータまたは上記第２の比
較セルのデータのいずれか一方に対して互いに逆相とな
り、互いに逆相となった比較セルとの間では、２ＴＲ−
２ＣＡＰ型セルと同様のビット線間電位差で、第１のセ
ンスアンプまたは第２のセンスアンプのどちらか一方
で、比較増幅される。その結果、読み出し時の動作マー
ジンが充分確保でき、ひいては信頼性が高くかつ大容量
化が可能な強誘電体記憶装置を提供することができる。
【００５７】図６は、本発明に係る強誘電体記憶装置、
具体的には１ＴＲ−１ＣＡＰ型セルを有する強誘電体記
憶装置における第２の実施例を示す回路図である。
【００５８】図６のメモリアレイも、図１の第１の実施
例と同様に、いわゆる折り返しビット線構造をなす１対
のメモリアレイＡおよびメモリアレイＢが、第１のセン
スアンプＳＡ１および第２のセンスアンプＳＡ２を挟ん
でそれぞれ互いに対面する方向に配置されている。
【００５９】図６の第２の実施例が、図１の第１の実施
例と異なるのは、第１の比較セルおよび第２の比較セル
がともに、読み出しセルが選択されたメモリアレイの対
面側のメモリアレイから、読み出される点にある。その
ために、第１のセンスアンプＳＡ１および第２のセンス
アンプＳＡ２の入出力ノードＮ１，Ｎ２およびＮ３，Ｎ
４を、ビット線ＢＬＡ，ＢＬＡ’，ＢＬＢ，ＢＬＢ’の
いずれかに接続するためのトランジスタＴ９，Ｔ１０，
Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４およびその選択信号Ｓ
１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６の配置が、図１と異
なっている。
【００６０】具体的には、第１のセンスアンプＳＡ１は
ビット線ＢＬＡに接続されたトランジスタＴ９とビット
線ＢＬＢに接続されたトランジスタＴ１３との間に接続
され、第２のセンスアンプＳＡ２はビット線ＢＬＡ’に
接続されたトランジスタＴととビット線ＢＬＢに接続さ
れたトランジスタＴ１３との間に接続されている。そし
て、第１のセンスアンプＳＡ１およびトランジスタＴ９
の接続点Ｎ１と第２のセンスアンプＳＡ２およびトラン
ジスタＴ１０の接続点Ｎ３との間にトランジスタＴ１１
が接続され、第１のセンスアンプＳＡ１およびトランジ
スタＴ１３の接続点Ｎ２と第２のセンスアンプＳＡ２お
よびトランジスタＴ１４の接続点Ｎ４との間にトランジ
スタＴ１２が接続されている。
【００６１】また、図６の第２の実施例において、メモ
リセルに対する書き込み動作は、図２の第１の実施例の
場合と同様である。
【００６２】続いて、図６の第２の実施例における、メ
モリセルに対する読み出し動作について、図７、図８を
参照しつつ説明する。
【００６３】図７は、図６の第２の実施例において、メ
モリセルＭＡ，ＭＡ’，ＭＢ，ＭＢ’の読み出しを行う
場合において、選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ
５，Ｓ６の制御により、第１のセンスアンプＳＡ１およ
び第２のセンスアンプＳＡ２のそれぞれ入出力ノードＮ
１，Ｎ２およびＮ３，Ｎ４に、ビット線ＢＬＡ，ＢＬ
Ａ’，ＢＬＢ，ＢＬＢ’のいずれが接続されるかを示す
図である。
【００６４】すなわち、メモリセルＭＡの読み出しを行
う場合には、当該メモリセルＭＡが接続されたビット線
ＢＬＡがノードＮ１およびＮ３に接続され、比較セルＲ
ＭＢが接続されたビット線ＢＬＢがノードＮ２に接続さ
れ、比較セルＲＭＢ’が接続されたビット線ＢＬＢ’が
ノードＮ４に接続される。その結果、第１のセンスアン
プＳＡ１では、メモリセルＭＡのデータと０データが書
き込まれた比較セルＲＭＢとの間で比較増幅が行われ、
第２のセンスアンプＳＡ２では、メモリセルＭＡのデー
タと１データが書き込まれた比較セルＲＭＢ’との間で
比較増幅が行われる。
【００６５】また、メモリセルＭＡ’の読み出しを行う
場合には、当該メモリセルＭＡ’が接続されたビット線
ＢＬＡ’がノードＮ１およびＮ３に接続され、比較セル
ＲＭＢが接続されたビット線ＢＬＢがノードＮ２に接続
され、比較セルＲＭＢ’が接続されたビット線ＢＬＢ’
がノードＮ４に接続される。その結果、第１のセンスア
ンプＳＡ１では、メモリセルＭＡ’のデータと０データ
が書き込まれた比較セルＲＭＢとの間で比較増幅が行わ
れ、第２のセンスアンプＳＡ２では、メモリセルＭＡ’
のデータと１データが書き込まれた比較セルＲＭＢ’と
の間で比較増幅が行われる。
【００６６】また、メモリセルＭＢの読み出しを行う場
合には、当該メモリセルＭＢが接続されたビット線ＢＬ
ＢがノードＮ２およびＮ４に接続され、比較セルＲＭＡ
が接続されたビット線ＢＬＡがノードＮ１に接続され、
比較セルＲＭＡ’が接続されたビット線ＢＬＡ’がノー
ドＮ３に接続される。その結果、第１のセンスアンプＳ
Ａ１では、メモリセルＭＢのデータと１データが書き込
まれた比較セルＲＭＡとの間で比較増幅が行われ、第２
のセンスアンプＳＡ２では、メモリセルＭＢのデータと
０データが書き込まれた比較セルＲＭＡ’との間で比較
増幅が行われる。
【００６７】また、メモリセルＭＢ’の読み出しを行う
場合には、当該メモリセルＭＢ’が接続されたビット線
ＢＬＢ’がノードＮ２およびＮ４に接続され、比較セル
ＲＭＡが接続されたビット線ＢＬＡがノードＮ１に接続
され、比較せるＲＭＡ’が接続されたビット線ＢＬＡ’
がノードＮ３に接続される。その結果、第１のセンスア
ンプＳＡ１では、メモリセルＭＢ’のデータと１データ
が書き込まれた比較セルＲＭＡとの間で比較増幅が行わ
れ、第２のセンスアンプＳＡ２では、メモリセルＭＢ’
のデータと０データが書き込まれた比較セルＲＭＡ’と
の間で比較増幅が行われる。
【００６８】図８は、図６の第２の実施例において、た
とえばメモリセルＭＡに対する読み出し動作のタイミン
グチャートを示す図である。
【００６９】図８のタイミングチャートは、図４の第１
の実施例の場合と基本的に同様であり、異なる部分は、
図４の第１の実施例の場合、第１の比較セル、第２の比
較セルがそれぞれＲＭＡ’，ＲＭＢ’であるが、図８の
第２の実施例の場合、第１の比較セル、第２の比較セル
がそれぞれＲＭＢ，ＲＭＢ’である点である。
【００７０】以上説明したように、本発明の第２の実施
例によれば、たとえば１ＴＲ−１ＣＡＰ型セルの強誘電
体記憶装置において、データ読み出し時に、読み出しセ
ルは、互いに逆相のデータが記憶された第１の比較セル
のデータおよび第２の比較セルのデータと、同時並列的
に比較読み出しが行われる。そのため、上記読み出しセ
ルのデータは、上記第１の比較セルのデータまたは上記
第２の比較セルのデータのいずれか一方に対して互いに
逆相となり、互いに逆相となった比較セルとの間では、
２ＴＲ−２ＣＡＰ型セルと同様のビット線間電位差で、
第１のセンスアンプまたは第２のセンスアンプのどちら
か一方で、比較増幅される。その結果、読み出し時の動
作マージンが充分確保でき、ひいては信頼性が高くかつ
大容量化を実現できる。
【００７１】なお、上述した各実施例においては、不揮
発性の強誘電体記憶装置として動作する場合のみについ
て説明したが、これに限定されるものではなく、たとえ
ば上述したいわゆる強誘電体モードに加えてＤＲＡＭモ
ードの動作モードを加え、強誘電体モードとＤＲＡＭモ
ードとを選択的に切り換え、ＤＲＡＭモードの場合に
は、データはメモリセルを構成する強誘電体キャパシタ
の電荷蓄積量に応じて判定するように構成することも可
能である。この場合、たとえば、図９（ａ）に示すヒス
テリシス特性において、図中Ｄ点とＢ点との間に履歴を
利用してデータの判定を行う。この例では、たとえば強
誘電体モードによるデータ書き込みを行った後は、ＤＲ
ＡＭモードで動作させ、ときどき強誘電体モードでデー
タの書き換えを行う等、種々の態様が可能である。この
ＤＲＡＭモードを採用することにより、強誘電体キャパ
シタの劣化を抑制することができる。
【００７２】
【発明の効果】以上説明したように、本発明によれば、
読み出し時の動作マージンが充分確保でき、ひいては信
頼性が高くかつ大容量化が可能な強誘電体記憶装置を実
現することができる。また、ＤＲＡＭモードと強誘電体
モードで動作させるので、強誘電体キャパシタの劣化を
抑制することができる等の利点がある。
【図面の簡単な説明】
【図１】本発明に係る強誘電体記憶装置における第１の
実施例を示す回路図である。
【図２】図１の第１の実施例においてメモリセルに対す
る書き込み動作のタイミングチャートを示す図である。
【図３】図１の第１の実施例において、読み出し動作時
に、センスアンプの各入出力ノードがいずれのビット線
に接続されるかを示す図である。
【図４】図１の第１の実施例においてメモリセルに対す
る読み出し動作のタイミングチャートを示す図である。
【図５】センスアンプの具体的な構成例を示す回路図で
ある。
【図６】本発明に係る強誘電体記憶装置における第２の
実施例を示す回路図である。
【図７】図６の第２の実施例において読み出し動作時に
センスアンプの各入出力ノードがいずれのビット線に接
続されるかを示す図である。
【図８】図６の第２の実施例において、メモリセルに対
する読み出し動作の、タイミングチャートを示す図であ
る。
【図９】強誘電体キャパシタのヒステリシス特性、およ
び互いに逆相の第１のデータ、第２のデータが書き込ま
れた状態を示す図である。
【図１０】２ＴＲ−２ＣＡＰ型セルを有する強誘電体記
憶装置のメモリアレイを示す図である。
【図１１】１ＴＲ−１ＣＡＰＡ型セルを有する強誘電体
記憶装置のメモリアレイを示す図である。
【符号の説明】
Ａ，Ｂ…メモリアレイ ＭＡ，ＭＡ’，ＭＢ，ＭＢ’…メモリセル ＲＭＡ，ＲＭＡ’，ＲＭＢ，ＲＭＢ’…比較セル Ｃ１〜Ｃ８…強誘電体キャパシタ Ｔ１，Ｔ２，Ｔ２１，Ｔ２２…プリチャージ用トランジ
スタ Ｔ３〜Ｔ８，Ｔ１５〜Ｔ１９…選択トランジスタ Ｔ９〜Ｔ１４…転送ゲート用トランジスタ ＷＬＡ，ＷＬＡ’，ＷＬＢ，ＷＬＢ’…メモリセル用ワ
ード線 ＲＷＬＡ，ＲＷＬＡ’，ＲＷＬＢ，ＲＷＬＢ’…比較セ
ル用ワード線 ＰＬＡ，ＰＬＢ…メモリセル用プレート電極線 ＲＰＬＡ，ＲＰＬＢ…比較セル用プレート電極線 ＢＬＡ，ＢＬＡ’、ＢＬＢ，ＢＬＢ’…ビット線 ＳＡ１…第１のセンスアンプ ＳＡ２…第２のセンスアンプ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 それぞれのワード線とビット線に接続さ
    れた１個の選択トランジスタと、一方の電極が上記選択
    トランジスタに接続された１個の強誘電体キャパシタよ
    り構成されるメモリセルを有し、上記強誘電体キャパシ
    タの分極方向によって、互いに逆相の第１のデータまた
    は第２のデータのどちらかのデータを記憶する強誘電体
    記憶装置であって、 データ読み出し時に選択されたワード線内のそれぞれの
    読み出しセル毎に対応して比較読み出しが行われかつ互
    いに逆相のデータが記憶された第１の比較セルおよび第
    ２の比較セルと、 上記読み出しセルが接続された読み出しビット線毎に対
    応して、上記読み出しビット線と上記第１の比較セルが
    接続された第１の比較ビット線との間の電位差を比較増
    幅する第１のセンスアンプと、 上記読み出しビット線と上記第２の比較セルが接続され
    た第２の比較ビット線との間の電位差を比較増幅する第
    ２のセンスアンプとを有する強誘電体記憶装置。
  2. 【請求項２】 データ読み出し時に、上記読み出しセル
    のデータを上記読み出しビット線に、上記第１の比較セ
    ルのデータを上記第１の比較ビット線に、上記第２の比
    較セルのデータを上記第２の比較ビット線に同時並列的
    に読み出して、上記読み出しセルのデータが上記第１の
    比較セルのデータと互いに逆相であり上記第２の比較セ
    ルのデータと互いに同相である場合には、上記第１のセ
    ンスアンプの比較増幅結果により上記読み出しセルのデ
    ータが読み出され、上記読み出しセルのデータが上記第
    １の比較セルのデータと互いに同相であり上記第２の比
    較セルのデータと互いに逆相である場合には、上記第２
    のセンスアンプの比較増幅結果により上記読み出しセル
    のデータが読み出される請求項１記載の強誘電体記憶装
    置。
  3. 【請求項３】 それぞれのビット線毎に対応して上記第
    １または第２の比較セルのどちらか一方が設けられた折
    り返しビット線構造をなす１対のメモリアレイを有し、 上記１対のメモリアレイは、上記第１のセンスアンプお
    よび上記第２のセンスアンプを挟んでそれぞれ互いに対
    面する方向に配置され、上記データ読み出し時に、上記
    １対のメモリアレイのどちらか一方のメモリアレイが選
    択されて読み出しセルのデータが読み出される請求項１
    記載の強誘電体記憶装置。
  4. 【請求項４】 上記読み出しビット線は上記選択された
    メモリアレイ内の読み出しセルが接続されているビット
    線であり、上記第１の比較ビット線および上記第１の比
    較セルは上記読み出しビット線の折り返し方向に隣接し
    たビット線および当該ビット線に接続されている比較セ
    ルであり、上記第２の比較ビット線および上記第２の比
    較セルは上記選択されないメモリアレイ内にあって上記
    第１の比較ビット線が延在する方向に対向配置されたビ
    ット線および当該ビット線に接続されている比較セルで
    ある請求項１記載の強誘電体記憶装置。
  5. 【請求項５】 上記読み出しビット線は上記選択された
    メモリアレイ内の読み出しセルが接続されているビット
    線であり、上記第１の比較ビット線および上記第１の比
    較セルは上記選択されないメモリアレイ内にあって上記
    読み出しビット線が延在する方向に対向配置されたビッ
    ト線および当該ビット線に接続されている比較セルであ
    り、上記第２の比較ビット線および上記第２の比較セル
    は上記第１の比較ビット線の折り返し方向に隣接したビ
    ット線および当該ビット線に接続されている比較セルで
    ある請求項１記載の強誘電体記憶装置。
  6. 【請求項６】 上記第１のセンスアンプおよび上記第２
    のセンスアンプは、それぞれ上記読み出しビット線と上
    記第１の比較ビット線または上記第２の比較ビット線と
    の間の電位差を比較増幅するラッチ型センスアンプであ
    る請求項１記載の強誘電体記憶装置。
  7. 【請求項７】 上記第１の比較セルおよび第２の比較セ
    ルは、それぞれのワード線とビット線に接続された１個
    の選択トランジスタと、一方の電極が上記選択トランジ
    スタに接続された１個の強誘電体キャパシタと、上記強
    誘電体キャパシタと上記選択トランジスタとの接続部を
    所定の第１の電位または第２の電位に接続する接続手段
    を有する請求項１記載の強誘電体記憶装置。
  8. 【請求項８】 上記データ読み出し前に、上記第１の比
    較セルを上記第１の電位に接続することにより上記第１
    の比較セルに所望のデータの書き込みが行われ、上記第
    ２の比較セルを上記第２の電位に接続することにより上
    記第２の比較セルに所望のデータの書き込みが行われる
    請求項７記載の強誘電体記憶装置。
  9. 【請求項９】 上記メモリセルと上記比較セルとは同サ
    イズである請求項１記載の強誘電体記憶装置。
  10. 【請求項１０】 ＤＲＡＭモードまたは強誘電体モード
    のいずれかのモードで選択的に動作可能で、ＤＲＡＭモ
    ードの場合にはメモリセルの強誘電体キャパシタの電荷
    蓄積量に応じてデータの判定を行う請求項１記載の強誘
    電体記憶装置。
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