JPH03283670A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH03283670A JPH03283670A JP8424790A JP8424790A JPH03283670A JP H03283670 A JPH03283670 A JP H03283670A JP 8424790 A JP8424790 A JP 8424790A JP 8424790 A JP8424790 A JP 8424790A JP H03283670 A JPH03283670 A JP H03283670A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- concentration
- gate electrode
- groove
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩ中に形成される高耐圧のＭＯＳトラン
ジスタに関する。
ジスタに関する。
ＬＳＩの性能向上とコスト低減のために、チップ内に用
いるＭＯＳトランジスタに種々の構造が考えられている
。第２図ないし第５図に、例えば雑誌「日経マイクロデ
バイスＪ １９Ｂ８年４月号Ｐ５８〜Ｐ６４に記載され
ている四つのｎＭＯＳを示す。
いるＭＯＳトランジスタに種々の構造が考えられている
。第２図ないし第５図に、例えば雑誌「日経マイクロデ
バイスＪ １９Ｂ８年４月号Ｐ５８〜Ｐ６４に記載され
ている四つのｎＭＯＳを示す。
第３図は最も基本的な構造で、Ｐ形シリコン（Ｓ１）基
板ｌの表面層にＮ゛ソースドレイン拡散層２１を形成し
、その間の領域上にゲート酸化膜３を介してゲート電極
４を設けたものである。この構造では、微細化が進展す
るに伴い、ゲート電極４の加工幅がせまくなる。従って
、ゲート電極を拡散マスクとして形成するソース、ドレ
イン拡散層２１は横方向への拡散を極力おさえるために
浅い拡散が必要となり、ｎＭＯＳではひ素（Ａ３）の拡
散が用いられている。この場合、Ａ３の拡散プロファイ
ルが急峻なために、ソース、ドレイン間耐圧の低下、バ
ンド間トンネル拡散層リーク現象の発注あるいはしきい
値電圧の低下など短チヤネル効果が問題となる。第４図
はＤ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄ
ｒａｉｎ）構造と呼ばれるもので、ソース、ドレイン拡
散を低濃度層２２と高濃度層２１の二重にした改良型で
ある。この場合には、拡散プロファイルが緩傾斜となる
ためソース、ドレイン間耐圧の向上は図られるものの限
界があること、低濃度層の存在により伝達コンダクタン
スが低下し高速性の点からは第３図の場合に比べて同程
度または若干劣ること、短チヤネル効果についての改善
はみられないことなどの欠点がある。第５図は、ソース
、ドレインの横方向にのみ低濃度拡散層２２を設けた抵
抗型構造の別の改良型で、Ｌ Ｄ Ｄ （Ｌｌｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ−３ｏｕｒｃｅ）構造と呼
ばれるものである。この場合には、低濃度拡散層２２は
ソース、ドレイン拡散層２１とは独立に任意の濃度、深
さで形成できるため、耐圧設定の自由度があること、短
チヤネル効果に対する抑制効果があることなどの利点は
あるものの、抵抗型構造のため高速性の点では第３図の
構造に比べ伝達コンダクタンスが１０〜２０％低下して
劣ること、低濃度拡散層を形成するための側壁酸化膜３
１の形成工程を必要とし、プロセスが多少複雑であるこ
となどの欠点がある。第６図はＧＯＬＤ （Ｇａｔｅ−
Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼
ばれるもので、第４図のＬＤＤ構造の低濃度拡散層２２
の上部まで延在するゲート電極４を有する別の改良型で
ある。この場合には、ＬＤＤ構造の欠点である伝達コン
ダクタンスは改善されて高速性の点で有利なものとなっ
ているが、プロセスが複雑になる欠点は残されている。
板ｌの表面層にＮ゛ソースドレイン拡散層２１を形成し
、その間の領域上にゲート酸化膜３を介してゲート電極
４を設けたものである。この構造では、微細化が進展す
るに伴い、ゲート電極４の加工幅がせまくなる。従って
、ゲート電極を拡散マスクとして形成するソース、ドレ
イン拡散層２１は横方向への拡散を極力おさえるために
浅い拡散が必要となり、ｎＭＯＳではひ素（Ａ３）の拡
散が用いられている。この場合、Ａ３の拡散プロファイ
ルが急峻なために、ソース、ドレイン間耐圧の低下、バ
ンド間トンネル拡散層リーク現象の発注あるいはしきい
値電圧の低下など短チヤネル効果が問題となる。第４図
はＤ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄ
ｒａｉｎ）構造と呼ばれるもので、ソース、ドレイン拡
散を低濃度層２２と高濃度層２１の二重にした改良型で
ある。この場合には、拡散プロファイルが緩傾斜となる
ためソース、ドレイン間耐圧の向上は図られるものの限
界があること、低濃度層の存在により伝達コンダクタン
スが低下し高速性の点からは第３図の場合に比べて同程
度または若干劣ること、短チヤネル効果についての改善
はみられないことなどの欠点がある。第５図は、ソース
、ドレインの横方向にのみ低濃度拡散層２２を設けた抵
抗型構造の別の改良型で、Ｌ Ｄ Ｄ （Ｌｌｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ−３ｏｕｒｃｅ）構造と呼
ばれるものである。この場合には、低濃度拡散層２２は
ソース、ドレイン拡散層２１とは独立に任意の濃度、深
さで形成できるため、耐圧設定の自由度があること、短
チヤネル効果に対する抑制効果があることなどの利点は
あるものの、抵抗型構造のため高速性の点では第３図の
構造に比べ伝達コンダクタンスが１０〜２０％低下して
劣ること、低濃度拡散層を形成するための側壁酸化膜３
１の形成工程を必要とし、プロセスが多少複雑であるこ
となどの欠点がある。第６図はＧＯＬＤ （Ｇａｔｅ−
Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼
ばれるもので、第４図のＬＤＤ構造の低濃度拡散層２２
の上部まで延在するゲート電極４を有する別の改良型で
ある。この場合には、ＬＤＤ構造の欠点である伝達コン
ダクタンスは改善されて高速性の点で有利なものとなっ
ているが、プロセスが複雑になる欠点は残されている。
上記のように従来の各素子構造にはいずれも問題点があ
る０本発明の目的は、これらの問題点を除去し、信転性
、高速性、短チャネル効果に対する抑制効果、プロセス
の単純性のいずれの点でも従来の素子よりすぐれたＭＯ
Ｓ）ランジスタを提供することにある。
る０本発明の目的は、これらの問題点を除去し、信転性
、高速性、短チャネル効果に対する抑制効果、プロセス
の単純性のいずれの点でも従来の素子よりすぐれたＭＯ
Ｓ）ランジスタを提供することにある。
〔課題を解決するための手段］
上記の目的を達成するために、本発明のＭＯＳトランジ
スタは、第一導電形の半導体基体の一主表面上に第二導
電形の第一半導体層および第一半導体層より低抵抗の第
二導電形の第二半導体層が積層され、第一、第二半導体
層を貫通して前記半導体基体まで到達した溝を有し、そ
の溝の内部に溝の底面および側面との間にゲート酸化膜
を介するゲート電極が収容されたものとする。
スタは、第一導電形の半導体基体の一主表面上に第二導
電形の第一半導体層および第一半導体層より低抵抗の第
二導電形の第二半導体層が積層され、第一、第二半導体
層を貫通して前記半導体基体まで到達した溝を有し、そ
の溝の内部に溝の底面および側面との間にゲート酸化膜
を介するゲート電極が収容されたものとする。
上記の構造は、第６図にｎＭＯｓについて示したＧＯＬ
Ｄ構造を基体主表面に対して垂直に形成した構造であり
、ＬＤＤ構造、ＧＯＬＤ構造の長所に加えて、ＧＯＬＤ
構造に比べてゲート電極の幅を狭くできるため高集積化
が可能であると同時に、二度の選択拡散の必要がなく、
トレンチ技術を適用するだけで形成できるのでプロセス
的に単純である。
Ｄ構造を基体主表面に対して垂直に形成した構造であり
、ＬＤＤ構造、ＧＯＬＤ構造の長所に加えて、ＧＯＬＤ
構造に比べてゲート電極の幅を狭くできるため高集積化
が可能であると同時に、二度の選択拡散の必要がなく、
トレンチ技術を適用するだけで形成できるのでプロセス
的に単純である。
第１図は本発明の一実施例のｎＭＯＳを示し、Ｐ形Ｓｌ
基板１の一面からＡ３を拡散して１μまでの深さの低濃
度Ｎ−３ｔ層５および０．５ｎまでの深さの高濃度Ｎ’
Ｓｉ層６が形成されている。Ｎ−３ｔ層５の不純物濃度
は２ Ｘ １０” ／ ｔｓ ｓ、 Ｎ ” Ｓ１層６
の不純物濃度は５ ｘ ＩＱ” ／ ａｓ ”である、
そして、エツチングにより表面から厚さ１０ｎ−の層６
．５を貫通し基板１本来の領域に達する暢０．５ ｐｎ
ａの溝７が掘られており、その溝の内面および底面は１
０ｎｍの厚さのゲート酸化膜３で覆われ、その中にゲー
ト電極４が埋込まれている。ゲート電極４は多結晶シリ
コンの堆積によって形成されたものである。
基板１の一面からＡ３を拡散して１μまでの深さの低濃
度Ｎ−３ｔ層５および０．５ｎまでの深さの高濃度Ｎ’
Ｓｉ層６が形成されている。Ｎ−３ｔ層５の不純物濃度
は２ Ｘ １０” ／ ｔｓ ｓ、 Ｎ ” Ｓ１層６
の不純物濃度は５ ｘ ＩＱ” ／ ａｓ ”である、
そして、エツチングにより表面から厚さ１０ｎ−の層６
．５を貫通し基板１本来の領域に達する暢０．５ ｐｎ
ａの溝７が掘られており、その溝の内面および底面は１
０ｎｍの厚さのゲート酸化膜３で覆われ、その中にゲー
ト電極４が埋込まれている。ゲート電極４は多結晶シリ
コンの堆積によって形成されたものである。
第２図は本発明の別の実施例のｎＭＯＳを示し、第１図
のＰ形Ｓｔ基板ｌの代わりに、Ｐ°シリコン基板２の上
にＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）技術で１ ｔｔｍ厚さの酸化１１８を介してほう
素濃度５×Ｉ Ｑ ｌ ’ｌ ／ 、 ！のＰ形層！ｌ
を設けている。そして、Ｐ形５ｌｊｉｔ １１の上にさ
らに厚さ０．５ ｎの低濃度Ｎ−３１層５．厚さ０．５
ｎの高濃度Ｎ″Ｓｔ層６を積層し、表面から層６．５を
貫通し、Ｐｊｌｌｌに達する溝７を形成し、第１図と同
様にゲート酸化膜３．ゲート電極４を設けている０層５
．６は不純物としての＾Ｓ濃度がそれぞれ２ Ｘ １０
”／ ｃｍ” ＋ ５ Ｘ １０”／ ｃｓ”であり
、溝７の幅は０．５−であり、酸化膜３の厚さがｌＯＬ
ｌｍｌであることは第１図におけると同様である。
のＰ形Ｓｔ基板ｌの代わりに、Ｐ°シリコン基板２の上
にＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ
ｏｒ）技術で１ ｔｔｍ厚さの酸化１１８を介してほう
素濃度５×Ｉ Ｑ ｌ ’ｌ ／ 、 ！のＰ形層！ｌ
を設けている。そして、Ｐ形５ｌｊｉｔ １１の上にさ
らに厚さ０．５ ｎの低濃度Ｎ−３１層５．厚さ０．５
ｎの高濃度Ｎ″Ｓｔ層６を積層し、表面から層６．５を
貫通し、Ｐｊｌｌｌに達する溝７を形成し、第１図と同
様にゲート酸化膜３．ゲート電極４を設けている０層５
．６は不純物としての＾Ｓ濃度がそれぞれ２ Ｘ １０
”／ ｃｍ” ＋ ５ Ｘ １０”／ ｃｓ”であり
、溝７の幅は０．５−であり、酸化膜３の厚さがｌＯＬ
ｌｍｌであることは第１図におけると同様である。
本発明によれば、ＭＯＳ構造をトレンチ構造とし、ソー
ス、ドレイン層とそのチャネル側に設けられる低濃度拡
散層をトレンチの深さ方向に積重ね、トレンチの底面下
にチャネルを形成することにより、ＧＯＬＤ構造を半導
体基体主表面に垂直に形成することができた。これによ
り、ＧＯＬＤ構造の約半分のゲート電極の幅で実効チャ
ネル長０．５−を達成できるため、５ｖ電源用の高集積
形ＭＯ３）ランジスタが実現できた。
ス、ドレイン層とそのチャネル側に設けられる低濃度拡
散層をトレンチの深さ方向に積重ね、トレンチの底面下
にチャネルを形成することにより、ＧＯＬＤ構造を半導
体基体主表面に垂直に形成することができた。これによ
り、ＧＯＬＤ構造の約半分のゲート電極の幅で実効チャ
ネル長０．５−を達成できるため、５ｖ電源用の高集積
形ＭＯ３）ランジスタが実現できた。
第１図は本発明の一実施例のｎＭＯ３の断面図、第２図
は本発明の別の実施例のｎ Ｍ ＯＳの断面図、第３図
、第４図、第５図、第６図はそれぞれ従来の高耐圧ｎＭ
Ｏ３の例の断面図である。 １：シリコン基板、３：ゲート酸化膜、４：ゲート電極
、５：低濃度Ｎ−層、６：高濃度Ｎ°層、第 図 第 図
は本発明の別の実施例のｎ Ｍ ＯＳの断面図、第３図
、第４図、第５図、第６図はそれぞれ従来の高耐圧ｎＭ
Ｏ３の例の断面図である。 １：シリコン基板、３：ゲート酸化膜、４：ゲート電極
、５：低濃度Ｎ−層、６：高濃度Ｎ°層、第 図 第 図
Claims (1)
- １）第一導電形の半導体基体の一主表面上に第二導電形
の第一半導体層および第一半導体層より低抵抗の第二導
電形の第二半導体層が積層され、第一、第二半導体層を
貫通して前記半導体基体まで到達した溝を有し、その溝
の内部に溝の底面および側面との間にゲート酸化膜を介
するゲート電極が収容されたことを特徴とするＭＯＳト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8424790A JPH03283670A (ja) | 1990-03-30 | 1990-03-30 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8424790A JPH03283670A (ja) | 1990-03-30 | 1990-03-30 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283670A true JPH03283670A (ja) | 1991-12-13 |
Family
ID=13825134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8424790A Pending JPH03283670A (ja) | 1990-03-30 | 1990-03-30 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408116A (en) * | 1992-08-24 | 1995-04-18 | Hitachi, Ltd. | Grooved gate transistor having source and drain diffused layers with specified groove corner shape |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229858A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
-
1990
- 1990-03-30 JP JP8424790A patent/JPH03283670A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229858A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPS63287064A (ja) * | 1987-05-19 | 1988-11-24 | Fujitsu Ltd | Ｍｉｓ形半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408116A (en) * | 1992-08-24 | 1995-04-18 | Hitachi, Ltd. | Grooved gate transistor having source and drain diffused layers with specified groove corner shape |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5905285A (en) * | 1996-09-12 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
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