JP3100663B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3100663B2 JP3100663B2 JP03118963A JP11896391A JP3100663B2 JP 3100663 B2 JP3100663 B2 JP 3100663B2 JP 03118963 A JP03118963 A JP 03118963A JP 11896391 A JP11896391 A JP 11896391A JP 3100663 B2 JP3100663 B2 JP 3100663B2
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は特にＭＯＳ型構造の半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５は従来の半導体装置、Ｎチャネル型
MOS FET の構成を示す断面図である。Ｐ型シリコン基板
11上にゲート酸化膜12が形成され、ゲート酸化膜12上に
ゲート電極13が接続されている。ゲート酸化膜12を隔て
た基板11表面にはＮ+ 型のソース領域14，ドレイン領域
15が形成されている。
MOS FET の構成を示す断面図である。Ｐ型シリコン基板
11上にゲート酸化膜12が形成され、ゲート酸化膜12上に
ゲート電極13が接続されている。ゲート酸化膜12を隔て
た基板11表面にはＮ+ 型のソース領域14，ドレイン領域
15が形成されている。
【０００３】上記構成のMOS FET では、ゲートバイアス
を加えたときに、チャネルに空乏層が形成される。この
空乏層中の空乏層電荷は実効ゲート電界を強めるため、
キャリヤの移動度が減少してしまう。また、反転層中に
かかるゲート電界が減少し、キャリヤ濃度が減少する。
したがって、MOS FET の駆動能力の低下を引き起こすこ
とになる。さらに、基板バイアスを加えた場合しきい値
が増大する、いわゆるバックゲートバイアス効果の問題
もある。
を加えたときに、チャネルに空乏層が形成される。この
空乏層中の空乏層電荷は実効ゲート電界を強めるため、
キャリヤの移動度が減少してしまう。また、反転層中に
かかるゲート電界が減少し、キャリヤ濃度が減少する。
したがって、MOS FET の駆動能力の低下を引き起こすこ
とになる。さらに、基板バイアスを加えた場合しきい値
が増大する、いわゆるバックゲートバイアス効果の問題
もある。
【０００４】
【発明が解決しようとする課題】このように、従来では
MOS FET のゲート、ソース、ドレインの各空乏層電荷の
容量はMOS FET の高性能化に対して悪影響を及ぼし、Ｍ
ＯＳ駆動能力の低下を引き起こすという欠点がある。
MOS FET のゲート、ソース、ドレインの各空乏層電荷の
容量はMOS FET の高性能化に対して悪影響を及ぼし、Ｍ
ＯＳ駆動能力の低下を引き起こすという欠点がある。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高い駆動能力を持つ高
性能なＭＯＳ構造の半導体装置及びその製造方法を提供
することにある。
されたものであり、その目的は、高い駆動能力を持つ高
性能なＭＯＳ構造の半導体装置及びその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、前記基板上に薄い絶縁膜を挟んで形
成されたゲート電極と、前記ゲート電極の縁下方からこ
のゲート電極より遠方に伸びるように前記基板表面に形
成された第１導電型の拡散領域と、前記ゲート電極下方
の半導体基板におけるチャネル領域部分において前記ゲ
ート電極に印加される電圧によって形成されるチャネル
空乏層幅と前記半導体基板の基板電圧によって形成され
る空乏層幅とを加えた値より小さいＰＮ接合深さを有し
て前記ゲート電極下方の半導体基板におけるチャネル領
域に形成された第２導電型の第１の半導体領域と、前記
第１の半導体領域より高い不純物濃度を有し、かつ前記
拡散領域部分において形成される空乏層幅と前記半導体
基板の基板電圧によって形成される前記第１半導体領域
内の空乏層幅とを加えた値より大きいＰＮ接合の深さを
有して前記第１の半導体領域に延在するように前記拡散
層領域に形成された第２導電型の第２の半導体領域とを
具備したことを特徴とする。
は、半導体基板と、前記基板上に薄い絶縁膜を挟んで形
成されたゲート電極と、前記ゲート電極の縁下方からこ
のゲート電極より遠方に伸びるように前記基板表面に形
成された第１導電型の拡散領域と、前記ゲート電極下方
の半導体基板におけるチャネル領域部分において前記ゲ
ート電極に印加される電圧によって形成されるチャネル
空乏層幅と前記半導体基板の基板電圧によって形成され
る空乏層幅とを加えた値より小さいＰＮ接合深さを有し
て前記ゲート電極下方の半導体基板におけるチャネル領
域に形成された第２導電型の第１の半導体領域と、前記
第１の半導体領域より高い不純物濃度を有し、かつ前記
拡散領域部分において形成される空乏層幅と前記半導体
基板の基板電圧によって形成される前記第１半導体領域
内の空乏層幅とを加えた値より大きいＰＮ接合の深さを
有して前記第１の半導体領域に延在するように前記拡散
層領域に形成された第２導電型の第２の半導体領域とを
具備したことを特徴とする。
【０００７】この発明の半導体装置の製造方法は、第１
導電型の半導体基板表面に第２導電型の第１ウェル領域
を形成する工程と、前記基板上に薄い絶縁膜を形成する
工程と、前記絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記基板表面に第１導電型の
不純物を導入して拡散領域を形成する工程と、前記ゲー
ト電極をマスクにして第２導電型の不純物を導入し前記
拡散領域を囲う第２導電型の第２ウェル領域を前記第１
ウェル領域に延在するように形成する工程とを具備した
ことを特徴とする。
導電型の半導体基板表面に第２導電型の第１ウェル領域
を形成する工程と、前記基板上に薄い絶縁膜を形成する
工程と、前記絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記基板表面に第１導電型の
不純物を導入して拡散領域を形成する工程と、前記ゲー
ト電極をマスクにして第２導電型の不純物を導入し前記
拡散領域を囲う第２導電型の第２ウェル領域を前記第１
ウェル領域に延在するように形成する工程とを具備した
ことを特徴とする。
【０００８】
【作用】この発明では、ウェル領域の深さをゲート電極
下方のチャネル領域部分と拡散領域部分とで変える。例
えば、ソースやドレインの拡散層部分では深く、かつチ
ャネル領域部分では浅くする。しかも、そのチャネル部
分のウェル領域の深さをゲート空乏層幅とウェル−基板
間の空乏層幅を加えたものより浅くする。しかも、拡散
層部分よりも濃度が低くされる。これにより、MOS FET
の空乏層電荷を抑える。
下方のチャネル領域部分と拡散領域部分とで変える。例
えば、ソースやドレインの拡散層部分では深く、かつチ
ャネル領域部分では浅くする。しかも、そのチャネル部
分のウェル領域の深さをゲート空乏層幅とウェル−基板
間の空乏層幅を加えたものより浅くする。しかも、拡散
層部分よりも濃度が低くされる。これにより、MOS FET
の空乏層電荷を抑える。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１０】図１はこの発明の一実施例に係るＮチャネ
ル型MOS FET の構成を示す断面図である。Ｎ型のシリコ
ン基板1 表面にＰ型の第１、第２のウェル領域2-1 ，2-
2 が形成されている。第１ウェル領域2-1 はチャネル領
域に沿うように形成されている。第２ウェル領域2-2 は
第１ウェル領域2-1 より延在し、Ｎ+型のソース領域3、
ドレイン領域4 を囲うように形成されている。これらウ
ェル領域2-1 ，2-2上にはゲート酸化膜5 が形成され、
ゲート酸化膜5 上にソース領域3 とドレイン領域4 を隔
ててゲート電極6 が形成されている。
ル型MOS FET の構成を示す断面図である。Ｎ型のシリコ
ン基板1 表面にＰ型の第１、第２のウェル領域2-1 ，2-
2 が形成されている。第１ウェル領域2-1 はチャネル領
域に沿うように形成されている。第２ウェル領域2-2 は
第１ウェル領域2-1 より延在し、Ｎ+型のソース領域3、
ドレイン領域4 を囲うように形成されている。これらウ
ェル領域2-1 ，2-2上にはゲート酸化膜5 が形成され、
ゲート酸化膜5 上にソース領域3 とドレイン領域4 を隔
ててゲート電極6 が形成されている。
【００１１】上記第１ウェル領域2-1 の深さＸj1は、ゲ
ート電極6 に印加される電圧によって形成されるチャネ
ル空乏層幅をＷｇ、シリコン基板1 の基板電圧によって
形成される空乏層幅をＷｓとすると、次式の関係が成り
立つようになっている。 Ｘj1＜Ｗｇ＋Ｗｓ …（１）
ート電極6 に印加される電圧によって形成されるチャネ
ル空乏層幅をＷｇ、シリコン基板1 の基板電圧によって
形成される空乏層幅をＷｓとすると、次式の関係が成り
立つようになっている。 Ｘj1＜Ｗｇ＋Ｗｓ …（１）
【００１２】上記第２ウェル領域２−２ の深さＸj2
は、ソース領域3 及びドレイン領域4 によって形成され
る空乏層幅をＷｄ、シリコン基板1 の基板電圧によって
形成される空乏層幅をＷｓとすると、次式の関係が成り
立つようになっている。 Ｘj2＞Ｗｄ＋Ｗｓ …(2)
は、ソース領域3 及びドレイン領域4 によって形成され
る空乏層幅をＷｄ、シリコン基板1 の基板電圧によって
形成される空乏層幅をＷｓとすると、次式の関係が成り
立つようになっている。 Ｘj2＞Ｗｄ＋Ｗｓ …(2)
【００１３】上記実施例によれば、チャネル領域に形成
された第１ウェル領域2-1 の深さＸj1が上記(1) 式の関
係になっているため、このMOS FET のチャネルの空乏層
電荷がシリコン基板1 の電圧Ｖsub によって変動する。
すなわち、電圧Ｖsub を上昇させることにより、チャネ
ル空乏層電荷が低減化される。また、第２ウェル領域2-
2 の深さＸj2が上記(2) 式の関係になっており、ソー
ス，ドレイン領域3 ，4とシリコン基板1 との間でパン
チスルーが起こらないような構成になっている。
された第１ウェル領域2-1 の深さＸj1が上記(1) 式の関
係になっているため、このMOS FET のチャネルの空乏層
電荷がシリコン基板1 の電圧Ｖsub によって変動する。
すなわち、電圧Ｖsub を上昇させることにより、チャネ
ル空乏層電荷が低減化される。また、第２ウェル領域2-
2 の深さＸj2が上記(2) 式の関係になっており、ソー
ス，ドレイン領域3 ，4とシリコン基板1 との間でパン
チスルーが起こらないような構成になっている。
【００１４】従って、M.Yoshimi,T.Wada,K.kato,and H.
Tango,TEDM Tech.Dig.,P.640(1987)に記載されているth
in film SOI-MOS FET や、T.Mizuno,T.Higuchi,Y.Saito
h,S.Sawada,and S.Shinozaki,Symp.VLSI Tech.Dig.,P.2
3(1988) に記載されているTDMOS と同じようなメカニズ
ムによって高駆動能力、S-swing の改善、しきい値電圧
Ｖthの所望値を得つつ基板バイアス効果の低減化が期待
できる。上記構成のMOS FET の製造方法の一例を以下に
示す。
Tango,TEDM Tech.Dig.,P.640(1987)に記載されているth
in film SOI-MOS FET や、T.Mizuno,T.Higuchi,Y.Saito
h,S.Sawada,and S.Shinozaki,Symp.VLSI Tech.Dig.,P.2
3(1988) に記載されているTDMOS と同じようなメカニズ
ムによって高駆動能力、S-swing の改善、しきい値電圧
Ｖthの所望値を得つつ基板バイアス効果の低減化が期待
できる。上記構成のMOS FET の製造方法の一例を以下に
示す。
【００１５】図２に示されるように、Ｎ型のシリコン基
板1 表面にＢ+ をイオン注入して深さ約５００ｎｍ、不
純物濃度１×１０17ｃｍ-3のＰ型の第１ウェル領域2-1
を形成する。次に、基板1 上に１５ｎｍのゲート酸化膜
5 を形成し、ゲート酸化膜5上にゲート電極6 を形成す
る。
板1 表面にＢ+ をイオン注入して深さ約５００ｎｍ、不
純物濃度１×１０17ｃｍ-3のＰ型の第１ウェル領域2-1
を形成する。次に、基板1 上に１５ｎｍのゲート酸化膜
5 を形成し、ゲート酸化膜5上にゲート電極6 を形成す
る。
【００１６】その後、ソース，ドレインとしてゲート電
極6 をマスクにＡｓ+ をイオン注入して不純物濃度１×
１０20ｃｍ-3の拡散領域3 ，4 を形成する。さらに、ゲ
ート電極6 をマスクに高エネルギーにてＢ+ をイオン注
入し、第１ウェル領域2-1 に延在して拡散領域3 ，4 を
包むように不純物濃度１×１０18ｃｍ-3の第２ウェル領
域2-2 を形成する（図１）。
極6 をマスクにＡｓ+ をイオン注入して不純物濃度１×
１０20ｃｍ-3の拡散領域3 ，4 を形成する。さらに、ゲ
ート電極6 をマスクに高エネルギーにてＢ+ をイオン注
入し、第１ウェル領域2-1 に延在して拡散領域3 ，4 を
包むように不純物濃度１×１０18ｃｍ-3の第２ウェル領
域2-2 を形成する（図１）。
【００１７】図３は他の実施例で、図１と比べてドレイ
ン領域4 が形成されていないＭＯＳ型の半導体装置の構
成である。ソース領域3 を接地し、基板バイアスによ
り、基板1 側をドレインとして用いる。動作方法はチャ
ネル領域の反転層から基板への電子の注入で動作する。
拡散領域がソース領域3 片方しか設けていないので、ゲ
ートが小さくなりチャネル長が短くなっても、短チャネ
ル効果のないトランジスタ動作が可能である。
ン領域4 が形成されていないＭＯＳ型の半導体装置の構
成である。ソース領域3 を接地し、基板バイアスによ
り、基板1 側をドレインとして用いる。動作方法はチャ
ネル領域の反転層から基板への電子の注入で動作する。
拡散領域がソース領域3 片方しか設けていないので、ゲ
ートが小さくなりチャネル長が短くなっても、短チャネ
ル効果のないトランジスタ動作が可能である。
【００１８】図４は図３の応用例を示す断面図である。
図３の構造のトランジスタがフィールド酸化膜7 に隣接
して形成されている。動作方法は図３と同様である。ソ
ース領域4 を接地し、基板バイアスＶsub により、基板
1 側をドレインとして破線の矢印8 のごとく図の縦方向
に導通させるトランジスタが構成される。
図３の構造のトランジスタがフィールド酸化膜7 に隣接
して形成されている。動作方法は図３と同様である。ソ
ース領域4 を接地し、基板バイアスＶsub により、基板
1 側をドレインとして破線の矢印8 のごとく図の縦方向
に導通させるトランジスタが構成される。
【００１９】なお、上記各実施例ではＮチャネル型の半
導体装置を示したが、シリコン基板1 がＰ型、第１、第
２のウェル領域2-1 ，2-2 がＮ型になり、ソース領域3
、ドレイン領域4 がＰ+型の構造のＰチャネル型の半導
体装置を構成しても実施例同様の効果が期待できる。
導体装置を示したが、シリコン基板1 がＰ型、第１、第
２のウェル領域2-1 ，2-2 がＮ型になり、ソース領域3
、ドレイン領域4 がＰ+型の構造のＰチャネル型の半導
体装置を構成しても実施例同様の効果が期待できる。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
ソースやドレインの拡散層部分のウェル領域の深さと比
べて、チャネル部分のウェル領域の深さをゲート空乏層
幅とウェル−基板間の空乏層幅を加えたものより浅くす
ることで、高い駆動能力を持つ高性能なＭＯＳ構造の半
導体装置及びその製造方法が提供できる。
ソースやドレインの拡散層部分のウェル領域の深さと比
べて、チャネル部分のウェル領域の深さをゲート空乏層
幅とウェル−基板間の空乏層幅を加えたものより浅くす
ることで、高い駆動能力を持つ高性能なＭＯＳ構造の半
導体装置及びその製造方法が提供できる。
【図１】この発明の一実施例による構成の断面図。
【図２】図１の構成を製造する工程の一部を示す断面
図。
図。
【図３】この発明の他の実施例による構成の断面図。
【図４】図３の応用例を示す構成の断面図。
【図５】従来の半導体装置の構成を示す断面図。
1…シリコン基板、 2-1…第１ウェル領域、 2-2…第２
ウェル領域、 3…ソース領域、 4…ドレイン領域、 5…
ゲート酸化膜、 6…ゲート電極。
ウェル領域、 3…ソース領域、 4…ドレイン領域、 5…
ゲート酸化膜、 6…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−50661（ＪＰ，Ａ) 特開 昭60−229373（ＪＰ，Ａ) 1991 ＳＹＭＰＯＳＩＵＭ ＯＮ Ｖ ＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ＤＩＧ ＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ ＡＰＥＲＳ，ｐ．109−110 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/78 652
Claims (6)
- 【請求項１】 半導体基板と、 前記基板上に薄い絶縁膜を挟んで形成されたゲート電極
と、 前記ゲート電極の縁下方からこのゲート電極より遠方に
伸びるように前記基板表面に形成された第１導電型の拡
散領域と、 前記ゲート電極下方の半導体基板におけるチャネル領域
部分において前記ゲート電極に印加される電圧によって
形成されるチャネル空乏層幅と前記半導体基板の基板電
圧によって形成される空乏層幅とを加えた値より小さい
ＰＮ接合深さを有して前記ゲート電極下方の半導体基板
におけるチャネル領域に形成された第２導電型の第１の
半導体領域と、前記第１の半導体領域より高い不純物濃度を有し、かつ
前記拡散領域部分において形成される空乏層幅と前記半
導体基板の基板電圧によって形成される前記第１半導体
領域内の空乏層幅とを加えた値より大きいＰＮ接合の深
さを有して前記第１の半導体領域に延在するように前記
拡散層領域に形成された第２導電型の第２の半導体領域
とを具備したことを特徴とする半導体装置。 - 【請求項２】 動作モードとして電流の流れが前記拡散
領域から前記ゲート電極下方の半導体基板下に向かう縦
方向であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 動作モードとして電流の流れが前記拡散
領域から前記ゲート電極下方のチャネル領域を介して反
対側のゲート電極の縁下に向かう横方向であることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板表面に第２導電
型の第１ウェル領域を形成する工程と、前記基板上に薄
い絶縁膜を形成する工程と、前記絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極をマスクに前記基板
表面に第１導電型の不純物を導入して拡散領域を形成す
る工程と、前記ゲート電極をマスクにして第２導電型の
不純物を導入し前記拡散領域を囲う第２導電型の第２ウ
ェル領域を前記第１ウェル領域に延在するように形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - 【請求項５】 前記第１ウェル領域は前記ゲート電極下
方の半導体基板におけるチャネル領域部分において前記
ゲート電極に印加される電圧によって形成されるチャネ
ル空乏層幅と前記半導体基板の基板電圧によって形成さ
れる空乏層幅とを加えた値より小さいＰＮ接合深さを有
するように形成することを特徴とすることを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第２ウェル領域は前記拡散領域部分
において形成される空乏層幅と前記半導体基板の基板電
圧によって形成される前記第１半導体領域内の空乏層幅
とを加えた値より大きいＰＮ接合の深さを有するように
形成することを特徴とする請求項４記載の半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03118963A JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
| KR92008686A KR960008866B1 (en) | 1991-05-24 | 1992-05-22 | Semiconductor device and manufacturing method thereof |
| US08/623,941 US5696401A (en) | 1991-05-24 | 1996-03-29 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03118963A JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346272A JPH04346272A (ja) | 1992-12-02 |
| JP3100663B2 true JP3100663B2 (ja) | 2000-10-16 |
Family
ID=14749614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03118963A Expired - Lifetime JP3100663B2 (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5696401A (ja) |
| JP (1) | JP3100663B2 (ja) |
| KR (1) | KR960008866B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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