JPH03283911A - 遅延回路 - Google Patents
遅延回路Info
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- JPH03283911A JPH03283911A JP2084192A JP8419290A JPH03283911A JP H03283911 A JPH03283911 A JP H03283911A JP 2084192 A JP2084192 A JP 2084192A JP 8419290 A JP8419290 A JP 8419290A JP H03283911 A JPH03283911 A JP H03283911A
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- 239000003990 capacitor Substances 0.000 claims abstract description 56
- 238000007599 discharging Methods 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に、ページャ等乾電池−本
で使用される機器において用いられる、電源電圧１ｖ程
度の低電圧で動作可能な遅延回路に関する。
で使用される機器において用いられる、電源電圧１ｖ程
度の低電圧で動作可能な遅延回路に関する。
従来の低電圧下で動作可能な遅延回路の例としては、第
６図に示されるトランスコンダクタンスアンプ５−１．
コンデンサ５−２．コンパレータ５−３で構成されるも
の、あるいは、８８図に示されるトランスコンダクタン
スアンプ５−１．コンデンサ５−２．ヒステリシスコン
パレータ５−４で構成されるものがある。
６図に示されるトランスコンダクタンスアンプ５−１．
コンデンサ５−２．コンパレータ５−３で構成されるも
の、あるいは、８８図に示されるトランスコンダクタン
スアンプ５−１．コンデンサ５−２．ヒステリシスコン
パレータ５−４で構成されるものがある。
第６図に示される遅延回路において、トランスコンダク
タンスアンプ５−１は入力信号ＶＩＮを受けて電流出力
を送出する電圧−電流変換タイプの増幅器であり、コン
デンサ５−２は、トランスコンダクタンスアンプ５−１
の出力電流（ＶＩＮがハイレベルのときははき出し電流
となり、ＶＩＮがローレベルのときはすい込み電流とな
る）により充放電される。コンパレータ５−３はコンデ
ンサ５−２の電極電圧Ｖｃを基準電圧ｖ■Ｆと比較し、
Ｖｃの方が大きいときはハイレベルの信号を出力し、逆
の場合はローレベルの信号を出力する。
タンスアンプ５−１は入力信号ＶＩＮを受けて電流出力
を送出する電圧−電流変換タイプの増幅器であり、コン
デンサ５−２は、トランスコンダクタンスアンプ５−１
の出力電流（ＶＩＮがハイレベルのときははき出し電流
となり、ＶＩＮがローレベルのときはすい込み電流とな
る）により充放電される。コンパレータ５−３はコンデ
ンサ５−２の電極電圧Ｖｃを基準電圧ｖ■Ｆと比較し、
Ｖｃの方が大きいときはハイレベルの信号を出力し、逆
の場合はローレベルの信号を出力する。
例えば、第７図に示されるように、デユーティ５０％の
方形波信号ＶＩＮが入力されると、コンデンサ５−２の
電極電圧Ｖｃは充・放電時定数で決定される傾きをもっ
て変化し、この結果三角波信号が発生し、このＶｃが基
準電圧ＶＲＩＩＦより大きい場合にコンパレータ５−３
の出力はハイレベルとなり、この結果、期間Ｔ１だけ遅
延された出力信号Ｖｏｏ丁が得られる。
方形波信号ＶＩＮが入力されると、コンデンサ５−２の
電極電圧Ｖｃは充・放電時定数で決定される傾きをもっ
て変化し、この結果三角波信号が発生し、このＶｃが基
準電圧ＶＲＩＩＦより大きい場合にコンパレータ５−３
の出力はハイレベルとなり、この結果、期間Ｔ１だけ遅
延された出力信号Ｖｏｏ丁が得られる。
また、第８図に示されるヒステリシスコンパレータ５−
４を用いたものは、回路動作は第６図のものとほぼ同様
であるが、第９図に示されるようにヒステリシスコンパ
レータ５−４がハイレベルのスレッシュホールド電圧Ｖ
Ｗ、ローレヘ７１／のスレッシュホールド電圧ＶＬを有
しているため、出力Ｖｏυ丁がハイレベルとなる期間が
遅れ、期間Ｔ２ （Ｔ２ ＞Ｔｓ ）遅延した出力信
号ＶＯＩＩＴを得ることができる。このヒステリシスコ
ンパレータを用いた遅延回路では、最大入力信号ＶＩＮ
の半周期分までの遅延を得ることができ、遅延時間を長
くしたい場合に有効である。
４を用いたものは、回路動作は第６図のものとほぼ同様
であるが、第９図に示されるようにヒステリシスコンパ
レータ５−４がハイレベルのスレッシュホールド電圧Ｖ
Ｗ、ローレヘ７１／のスレッシュホールド電圧ＶＬを有
しているため、出力Ｖｏυ丁がハイレベルとなる期間が
遅れ、期間Ｔ２ （Ｔ２ ＞Ｔｓ ）遅延した出力信
号ＶＯＩＩＴを得ることができる。このヒステリシスコ
ンパレータを用いた遅延回路では、最大入力信号ＶＩＮ
の半周期分までの遅延を得ることができ、遅延時間を長
くしたい場合に有効である。
上述した従来の遅延回路は、下記の問題点がある。
６ ゛ 口 の（１）コ
ンデンサ電極電圧Ｖｃは初期値が不定であり（すなわち
、充・放電の程度により電圧が異なっており）、このた
め、例えば第１０図に示されるように、コンデンサ５−
２に電荷が蓄積されている状態で入力信号ＶＩＮが入力
されと、コンデンサ電極電圧Ｖｃと基準電圧Ｖｌ１１！
１Ｆとがクロスする点がずれて出力Ｙｏｕ丁のデユーテ
ィ−比が入力信号ＶＩＮのデユーティ−比と異なってし
まう。
ンデンサ電極電圧Ｖｃは初期値が不定であり（すなわち
、充・放電の程度により電圧が異なっており）、このた
め、例えば第１０図に示されるように、コンデンサ５−
２に電荷が蓄積されている状態で入力信号ＶＩＮが入力
されと、コンデンサ電極電圧Ｖｃと基準電圧Ｖｌ１１！
１Ｆとがクロスする点がずれて出力Ｙｏｕ丁のデユーテ
ィ−比が入力信号ＶＩＮのデユーティ−比と異なってし
まう。
（２）仮に、初期値Ｖｃを強制的に設定するようにして
上記問題点を解決できても、さらに、第１１図（ａ）、
（ｂ）に示されるように、入力信号ＶＩＮの入力周波数
が変化すると、遅延時間も変動してしまう。すなわち、
第１１図（ａ）の場合は、コンデンサ電極電圧Ｖｃのピ
ーク値はｖＰｌ、ｖＰ２であるが、同図（ｂ）の場合は
、コンデンサ電極電圧Ｖｃのピーク値はＶ、３．Ｖ、、
となり、これにより・このＶｃと基準電圧ＶＩＬＩＦと
のクロス、侭がずれる。このため、第１１図（ａ）の場
合では遅延時間はＴ３であったものが、同図（ｂ）の場
合にはＴ４と長くなり、遅延時間が入力周波数の依存性
を有してしまう。
上記問題点を解決できても、さらに、第１１図（ａ）、
（ｂ）に示されるように、入力信号ＶＩＮの入力周波数
が変化すると、遅延時間も変動してしまう。すなわち、
第１１図（ａ）の場合は、コンデンサ電極電圧Ｖｃのピ
ーク値はｖＰｌ、ｖＰ２であるが、同図（ｂ）の場合は
、コンデンサ電極電圧Ｖｃのピーク値はＶ、３．Ｖ、、
となり、これにより・このＶｃと基準電圧ＶＩＬＩＦと
のクロス、侭がずれる。このため、第１１図（ａ）の場
合では遅延時間はＴ３であったものが、同図（ｂ）の場
合にはＴ４と長くなり、遅延時間が入力周波数の依存性
を有してしまう。
（３） （２）の問題点を解決する方法として、コン
デンサ電極電圧Ｖｃのピーク値を一定に保つため、コン
デンサ電極電圧Ｖｃを回路中の最高電位Ｖｃｃと最低電
位ＶＥＩＥとの間でフルスイングさせるように設計する
ことが考えられる。しかし、この場合は、次のような問
題点を生じる。
デンサ電極電圧Ｖｃのピーク値を一定に保つため、コン
デンサ電極電圧Ｖｃを回路中の最高電位Ｖｃｃと最低電
位ＶＥＩＥとの間でフルスイングさせるように設計する
ことが考えられる。しかし、この場合は、次のような問
題点を生じる。
すなわち、この場合は、トランスコンダクタンスアンプ
の出力容量やコンパレータの入力容量等を充分無視でき
るように、コンデンサの容量値を大きくしなければなら
ず、これに対応してトランスコンダクタンスアンプの出
力電流を大きくしなければならず、これにより消費電力
が増大する。
の出力容量やコンパレータの入力容量等を充分無視でき
るように、コンデンサの容量値を大きくしなければなら
ず、これに対応してトランスコンダクタンスアンプの出
力電流を大きくしなければならず、これにより消費電力
が増大する。
（４）この回路は電源電圧１ｖ程度でも動作させること
ができるが、このような低電圧動作の場合には、入力信
号に対する出力信号のデユーティ−比のある程度の変動
を許容しなければならない０例えば、５０％デユーティ
−の入力に対し、このデユーティ−比を保持しようとす
ると、遅延回路のバイアス点を電源電圧の繕付近、すな
わち０．５ｖ付近に設定しなければならない。しかし、
この遅延回路を構成する際に必須となる差動増幅回路を
考えた場合、定電流トランジスタのエミッタ・コレクタ
間電圧、差動対トランジスタのベースやエミッタ間電圧
を加算した電圧は０，５ｖ以上必要となり、電源電圧Ｉ
Ｖに対して０．５ｖ付近にダイナミックレンジの中心を
設定する回路を構成することは非常に困難である。
ができるが、このような低電圧動作の場合には、入力信
号に対する出力信号のデユーティ−比のある程度の変動
を許容しなければならない０例えば、５０％デユーティ
−の入力に対し、このデユーティ−比を保持しようとす
ると、遅延回路のバイアス点を電源電圧の繕付近、すな
わち０．５ｖ付近に設定しなければならない。しかし、
この遅延回路を構成する際に必須となる差動増幅回路を
考えた場合、定電流トランジスタのエミッタ・コレクタ
間電圧、差動対トランジスタのベースやエミッタ間電圧
を加算した電圧は０，５ｖ以上必要となり、電源電圧Ｉ
Ｖに対して０．５ｖ付近にダイナミックレンジの中心を
設定する回路を構成することは非常に困難である。
（５）長い遅延時間を得ることができない。
８図の′ 口 の
この回路の場合、最大入力信号の半周期までの遅延時間
を得ることができ、上述した（５）の問題点は解消され
るが、他の（１）〜（４）の問題点は同様に本回路にお
いても生じる。
を得ることができ、上述した（５）の問題点は解消され
るが、他の（１）〜（４）の問題点は同様に本回路にお
いても生じる。
本発明の遅延回路は、
入力信号を受け、該入力信号の電圧レベルに対応した出
力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転スる際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータと 該ヒステリシスコンパレータの出力信号と前記入力信号
とが入力され、ヒステリシスコンパレータの出力信号レ
ベルが反転するタイミングで前記コンデンサの保持電圧
をクランプし、前記入力信号のレベルが反転するタイミ
ングで前記クランプ動作を解除するクランプ回路とを有
し、前記ヒステリシスコンパレータの出力信号を遅延出
力とする。
力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転スる際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータと 該ヒステリシスコンパレータの出力信号と前記入力信号
とが入力され、ヒステリシスコンパレータの出力信号レ
ベルが反転するタイミングで前記コンデンサの保持電圧
をクランプし、前記入力信号のレベルが反転するタイミ
ングで前記クランプ動作を解除するクランプ回路とを有
し、前記ヒステリシスコンパレータの出力信号を遅延出
力とする。
また、
入力信号を所定時間遅延させて出力する遅延回路であっ
て 前記入力信号が入力されるとともに、前記遅延回路から
出力される出力信号が帰還されて入力され、これらの入
力信号と帰還出力信号の電圧レベルの組合わせに応じて
所定の異なるレベルの信号を出力する多値出力回路と 該多値出力回路の出力信号を入力とし、該入力の電圧レ
ベルに応じた出力電流を送出する電圧−電流変換回路と
、 該電圧−電流変換回路の前記出力電流により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータとを有し、該ヒステリシスコンパレー
タの出力を遅延出力とする。
て 前記入力信号が入力されるとともに、前記遅延回路から
出力される出力信号が帰還されて入力され、これらの入
力信号と帰還出力信号の電圧レベルの組合わせに応じて
所定の異なるレベルの信号を出力する多値出力回路と 該多値出力回路の出力信号を入力とし、該入力の電圧レ
ベルに応じた出力電流を送出する電圧−電流変換回路と
、 該電圧−電流変換回路の前記出力電流により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータとを有し、該ヒステリシスコンパレー
タの出力を遅延出力とする。
ヒステリシスコンパレータの出力を、遅延回路の入力部
、あるいはトランスコンダクタンスアンプとヒステリシ
スコンパレータとの接続部に帰還させて、コンデンサの
電極間電圧がヒステリシスコンパレータの入力スレッシ
ュホールド電圧に等しくなった時点で、そのコンデンサ
の電極間電圧をクランプすることにより上限、下限値が
決定され、入力信号に対してコンデンサの電極間電圧は
ヒステリシスコンパレータのハイ、ロー２つの入力スレ
ッシュホールド電圧間を常にフルスイングして変化する
ため、コンデンサの初期電圧はヒステリシス：ンパレー
タのスレッシュホールド電圧に自動的に設定され、また
、入力信号の周波数に依存せず、入力信号のデユーティ
−比と等しく、一定の遅延時間が得られる。
、あるいはトランスコンダクタンスアンプとヒステリシ
スコンパレータとの接続部に帰還させて、コンデンサの
電極間電圧がヒステリシスコンパレータの入力スレッシ
ュホールド電圧に等しくなった時点で、そのコンデンサ
の電極間電圧をクランプすることにより上限、下限値が
決定され、入力信号に対してコンデンサの電極間電圧は
ヒステリシスコンパレータのハイ、ロー２つの入力スレ
ッシュホールド電圧間を常にフルスイングして変化する
ため、コンデンサの初期電圧はヒステリシス：ンパレー
タのスレッシュホールド電圧に自動的に設定され、また
、入力信号の周波数に依存せず、入力信号のデユーティ
−比と等しく、一定の遅延時間が得られる。
また、出力信号を帰還するので、ヒステリシスコンパレ
ータの特性が正確に設定されてさえいれば、常に安定し
た動作が行なわれる。
ータの特性が正確に設定されてさえいれば、常に安定し
た動作が行なわれる。
また、例えばヒステリシスコンパレータのハイ、ロー２
つの入力スレッシュホールド電圧をそれぞれ、 ０．８
Ｖ、０．７Ｖとすれば、回路のバイアス点を０．８Ｖ程
度に設定でき、電源電圧ｌ■程度の動作でも、デユーテ
ィ−比変動のない遅延回路を設計することが可能となる
。
つの入力スレッシュホールド電圧をそれぞれ、 ０．８
Ｖ、０．７Ｖとすれば、回路のバイアス点を０．８Ｖ程
度に設定でき、電源電圧ｌ■程度の動作でも、デユーテ
ィ−比変動のない遅延回路を設計することが可能となる
。
また、ヒステリシスコンパレータを用いた回路であるの
で、従来例と同様に、最大入力信号の半周期分までの遅
延を得ることができる。
で、従来例と同様に、最大入力信号の半周期分までの遅
延を得ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の遅延回路の一実施例の回路図、第２図
は第１図の実施例の動作を説明するためのタイミングチ
ャートである。
は第１図の実施例の動作を説明するためのタイミングチ
ャートである。
第１図は第８図の従来例にクランプ回路１−４を付加し
たものである。このクランプ回路１４には入力信号ＶＩ
Ｎとヒステリシスコンパレータ１−３の出力Ｖｏｔ＋丁
とが入力されており、入力信号Ｖ＋ｓと出力信号Ｖｏ
ｎτの論理レベルが異なっている場合において出力信号
ＶＯＵＴの出力が反転すると、この反転タイミングでコ
ンデンサの電極間電圧Ｖｃをクランプし、入力信号ＶＩ
Ｈのレベルが反転するタイミングでこのクランプ動作を
解除する動作を行う、また、出力信号Ｖｏσ丁のデユー
ティ−比を一定に保つために、コンデンサ１−２を充ｅ
放電するトランスコンダクタンスアンプ１−１のはき出
し電流とすい込み電流とは等しく設定されている。
たものである。このクランプ回路１４には入力信号ＶＩ
Ｎとヒステリシスコンパレータ１−３の出力Ｖｏｔ＋丁
とが入力されており、入力信号Ｖ＋ｓと出力信号Ｖｏ
ｎτの論理レベルが異なっている場合において出力信号
ＶＯＵＴの出力が反転すると、この反転タイミングでコ
ンデンサの電極間電圧Ｖｃをクランプし、入力信号ＶＩ
Ｈのレベルが反転するタイミングでこのクランプ動作を
解除する動作を行う、また、出力信号Ｖｏσ丁のデユー
ティ−比を一定に保つために、コンデンサ１−２を充ｅ
放電するトランスコンダクタンスアンプ１−１のはき出
し電流とすい込み電流とは等しく設定されている。
第２図は本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
時ｅ１ｔ＋に入力信号ＶＩＮのレベルがハイレベルとな
ると、トランスコンダクタンスアンプ１−１のはき出し
電流により充電されてコンデンサ電極電圧■ｃは上昇し
、時刻ｔ２においてヒステリシスコンパレータ１−３の
ハイレベルスレッシュホールド電圧ＶＨを越えると出力
電圧Ｖｏυ丁はローレベルからハイレベルへと変化する
。この出力電圧ＶＯ［ＩＴの変化によりクランプ回路１
−４が起動され、コンデンサ電極電圧Ｖｃはヒステリシ
スコンパレータ１−３のハイレベルスレッシュホールド
電圧ＶＭに保持される。
ると、トランスコンダクタンスアンプ１−１のはき出し
電流により充電されてコンデンサ電極電圧■ｃは上昇し
、時刻ｔ２においてヒステリシスコンパレータ１−３の
ハイレベルスレッシュホールド電圧ＶＨを越えると出力
電圧Ｖｏυ丁はローレベルからハイレベルへと変化する
。この出力電圧ＶＯ［ＩＴの変化によりクランプ回路１
−４が起動され、コンデンサ電極電圧Ｖｃはヒステリシ
スコンパレータ１−３のハイレベルスレッシュホールド
電圧ＶＭに保持される。
次に、時刻ｔ３において入力信号ＶＩＮがハイレベルか
らローレベルへ変化すると、この変化によりクランプ回
路１−４のクランプ動作が解除され、コンデンサ電極電
圧Ｖｃは下降する。この下降が続き、時刻ｔａにおいて
ヒステリシスコンパレータ１−３のローレベルスレッシ
ュホールド電圧ＶＬより低くなると、その瞬間に出力電
圧ｖＯσＴはハイレベルからローレベルへ反転し、この
ＶＯＵＴの変化によって再びクランプ回路１−４が起動
され、コンデンサ電極電圧Ｖｃはヒステリシスコンパレ
ータ１−３のローレベルスレッシュホールド電圧ＶＬに
クランプされる。
らローレベルへ変化すると、この変化によりクランプ回
路１−４のクランプ動作が解除され、コンデンサ電極電
圧Ｖｃは下降する。この下降が続き、時刻ｔａにおいて
ヒステリシスコンパレータ１−３のローレベルスレッシ
ュホールド電圧ＶＬより低くなると、その瞬間に出力電
圧ｖＯσＴはハイレベルからローレベルへ反転し、この
ＶＯＵＴの変化によって再びクランプ回路１−４が起動
され、コンデンサ電極電圧Ｖｃはヒステリシスコンパレ
ータ１−３のローレベルスレッシュホールド電圧ＶＬに
クランプされる。
上述したように、本実施例では、コンデンサ電極電圧Ｖ
ｃは常に、ヒステリシスコンパレータ１−３の上側（ハ
イレベル）および下側（ローレベル）スレー、シュホー
ルド電圧ＶＭ、Ｖ１．間を上下する。このため、各周期
毎のコンデンサ電極電圧Ｖｃの初期値はヒステリシスコ
ンパレータ１−３ （７）スレッシュホールド電圧に自
動的に設定され、初期値設定の必要がない、また、入力
信号ＷＩＮの周波数が変化しても、コンデンサ電極電圧
Ｖｃは、上述のスレッシュホールド電圧にクランプされ
るため、一定の遅延時間が得られる。また、後述する他
の実施例において説明するが、本実施例はバイポーラト
ランジスタを用いて構成した場合、バイアス点の設定が
容易で、また、各部の電位が回路のダイナミックレンジ
を越えないように設計することができ、電源電圧１．０
Ｖ程度の低電源電圧においても安定な遅延動作を行う。
ｃは常に、ヒステリシスコンパレータ１−３の上側（ハ
イレベル）および下側（ローレベル）スレー、シュホー
ルド電圧ＶＭ、Ｖ１．間を上下する。このため、各周期
毎のコンデンサ電極電圧Ｖｃの初期値はヒステリシスコ
ンパレータ１−３ （７）スレッシュホールド電圧に自
動的に設定され、初期値設定の必要がない、また、入力
信号ＷＩＮの周波数が変化しても、コンデンサ電極電圧
Ｖｃは、上述のスレッシュホールド電圧にクランプされ
るため、一定の遅延時間が得られる。また、後述する他
の実施例において説明するが、本実施例はバイポーラト
ランジスタを用いて構成した場合、バイアス点の設定が
容易で、また、各部の電位が回路のダイナミックレンジ
を越えないように設計することができ、電源電圧１．０
Ｖ程度の低電源電圧においても安定な遅延動作を行う。
また、ヒステリシスコンパレータを用いているので、最
大、入力信号の半周期分の遅延を得ることができる。
大、入力信号の半周期分の遅延を得ることができる。
第３図は本発明の他の実施例の回路図である。
上述した実施例ではクランプ回路を用いてコンデンサ電
極電圧Ｖｃを直接制御したが、本実施例では３値出力回
路２−１によりトランスコンダクタンスアンプ１−１の
入力信号レベルを制御し、同様の効果を得るものである
。この３値出力回路２−１は実質的に乗算回路であり、
トランスコンダクタンスアンプ１−１の前段部に設けら
れ、入力信号ＶＩＮと帰還される出力信号Ｖｏｕｙとが
入力される。また、入力信号ＶＩＮと出力信号のレベル
が（Ｈ、Ｌ）の組合せのときは出力ＶＱはハイレベルと
なり、（Ｌ 、 Ｈ）の組合せのときはローレベルとな
り、（Ｈ，Ｈ）、（Ｌ、Ｌ）の組合せのときは中間電位
（ミドル電位）となるようになっている。この三値出力
回路２−１の出力信号ｖＱがハイレベルのときはトラン
スコンダクタンスアンプの出力はハイレベルとなってコ
ンデンサ１−２は充電され、出力信号ｖＱがローレベル
のときはコンデンサ１２はトランスコンダクタンスアン
プ１−１のすい込み電流により放電され、出力信号ｖＱ
が中間電位のときは、トランスコンダクタンスアンプ１
−１はハイインピーダンス状態となり、出力電流は零と
なる。
極電圧Ｖｃを直接制御したが、本実施例では３値出力回
路２−１によりトランスコンダクタンスアンプ１−１の
入力信号レベルを制御し、同様の効果を得るものである
。この３値出力回路２−１は実質的に乗算回路であり、
トランスコンダクタンスアンプ１−１の前段部に設けら
れ、入力信号ＶＩＮと帰還される出力信号Ｖｏｕｙとが
入力される。また、入力信号ＶＩＮと出力信号のレベル
が（Ｈ、Ｌ）の組合せのときは出力ＶＱはハイレベルと
なり、（Ｌ 、 Ｈ）の組合せのときはローレベルとな
り、（Ｈ，Ｈ）、（Ｌ、Ｌ）の組合せのときは中間電位
（ミドル電位）となるようになっている。この三値出力
回路２−１の出力信号ｖＱがハイレベルのときはトラン
スコンダクタンスアンプの出力はハイレベルとなってコ
ンデンサ１−２は充電され、出力信号ｖＱがローレベル
のときはコンデンサ１２はトランスコンダクタンスアン
プ１−１のすい込み電流により放電され、出力信号ｖＱ
が中間電位のときは、トランスコンダクタンスアンプ１
−１はハイインピーダンス状態となり、出力電流は零と
なる。
第４図は本実施例の回路動作を説明するためのタイミン
グチャートである。
グチャートである。
時刻ｔｓにおいて、入力信号ＶＩＮがローレベルからハ
イレベルへ変化すると、トランスコンダクタンスアンプ
１−１の出力ｖＱがハイレベルとなり、コンデンサ１−
２が充電されコンデンサ電極電圧Ｖｃは上昇する０時刻
上６において遅延出力信号ｖｏＵＴカローレベルからハ
イレベルへ反転スルと、入力信号ＶＩＮ、出力信号Ｖｏ
ｔｅｒは共にハイレベルとなり、３値出力回路２−１の
出力信号ＶＱは中間電位となり、トランスコンダクタン
スアンプ１−１の出力電流は零となってハイインピーダ
ンス状態となる。これにより、コンデンサ電極電圧Ｖｃ
はヒステリシスコンパレータ１−３のハイレベルのスレ
ッシュホールド電圧Ｖ）Ｉにクランプされる０時刻Ｌ７
において入力信号ＶＩＮがハイレベルからローレベルへ
変化すると、３値出力回路２−１の出力信号ｖＱはロー
レベルとなり、これにともなってコンデンサ電極電圧Ｖ
ｃは下降する。時刻ｔ８において、入力信号ＶＩＮ、遅
延出力信号ＶＯＵＴが共にローレベルとなると、３値出
力回路２−１の出力ｖＱは再び中間電位となり、トラン
スコンダクタンスアンプｌ−１の出力がハイインピーダ
ンス状態となり、コンデンサ電極電圧Ｖｃは、ヒステリ
シスコンパレータ１−３のローレベルスレッシュホール
ド電圧Ｖ、にクランプされる。このような動作がくり返
されるが、この動作は前述の実施例と同じであり、同様
の効果を得ることができる。
イレベルへ変化すると、トランスコンダクタンスアンプ
１−１の出力ｖＱがハイレベルとなり、コンデンサ１−
２が充電されコンデンサ電極電圧Ｖｃは上昇する０時刻
上６において遅延出力信号ｖｏＵＴカローレベルからハ
イレベルへ反転スルと、入力信号ＶＩＮ、出力信号Ｖｏ
ｔｅｒは共にハイレベルとなり、３値出力回路２−１の
出力信号ＶＱは中間電位となり、トランスコンダクタン
スアンプ１−１の出力電流は零となってハイインピーダ
ンス状態となる。これにより、コンデンサ電極電圧Ｖｃ
はヒステリシスコンパレータ１−３のハイレベルのスレ
ッシュホールド電圧Ｖ）Ｉにクランプされる０時刻Ｌ７
において入力信号ＶＩＮがハイレベルからローレベルへ
変化すると、３値出力回路２−１の出力信号ｖＱはロー
レベルとなり、これにともなってコンデンサ電極電圧Ｖ
ｃは下降する。時刻ｔ８において、入力信号ＶＩＮ、遅
延出力信号ＶＯＵＴが共にローレベルとなると、３値出
力回路２−１の出力ｖＱは再び中間電位となり、トラン
スコンダクタンスアンプｌ−１の出力がハイインピーダ
ンス状態となり、コンデンサ電極電圧Ｖｃは、ヒステリ
シスコンパレータ１−３のローレベルスレッシュホール
ド電圧Ｖ、にクランプされる。このような動作がくり返
されるが、この動作は前述の実施例と同じであり、同様
の効果を得ることができる。
第５図は第３図の実施例をさらに詳細にトランジスタ回
路で構成した回路図である。
路で構成した回路図である。
本回路において、ＮＰＮ トランジスタ ４−１．４−
２、４−３．４−４ 、抵抗４−５．４−６、定電流源
４−７．４−８により３値出力回路２−１が構成され、
ＮＰＮトランジスタ４−９．４−１０．４−１１．４−
１２ 、 Ｐ Ｎ Ｐ トランジスタ４−１３．４−１
４、定電流源４−１５によりトランスコンダクタンスア
ンプ１−１が構成され、ＮＰＮトランジスタ４−１７．
４−１８．４−１９．４−２０．４−２１．４２２、抵
抗４−２３．４−２４．４−２５．４−２８．４−２７
．４−２８゜４−２８、定電流回路４−３０．４−３１
．４−３２によりヒステリシスコンパレータ回路１−３
が構成されている。
２、４−３．４−４ 、抵抗４−５．４−６、定電流源
４−７．４−８により３値出力回路２−１が構成され、
ＮＰＮトランジスタ４−９．４−１０．４−１１．４−
１２ 、 Ｐ Ｎ Ｐ トランジスタ４−１３．４−１
４、定電流源４−１５によりトランスコンダクタンスア
ンプ１−１が構成され、ＮＰＮトランジスタ４−１７．
４−１８．４−１９．４−２０．４−２１．４２２、抵
抗４−２３．４−２４．４−２５．４−２８．４−２７
．４−２８゜４−２８、定電流回路４−３０．４−３１
．４−３２によりヒステリシスコンパレータ回路１−３
が構成されている。
４−２３は電圧源であり、電源電圧１．０ｖ程度である
。また、コンデンサ４−１６は電圧源４−３３とＮＰＮ
トランジスタ４−１７のベースとの間に接続されていル
８本回路では、ヒステリシスコンパレータツノ１イ、ロ
ー２つのスレッシュホールド電圧Ｖ）Ｉ。
。また、コンデンサ４−１６は電圧源４−３３とＮＰＮ
トランジスタ４−１７のベースとの間に接続されていル
８本回路では、ヒステリシスコンパレータツノ１イ、ロ
ー２つのスレッシュホールド電圧Ｖ）Ｉ。
ｖ２はそれぞれＯ，ＳＶ、 ０．７ｖに設定されており
、回路のバイアス点は０．８ｖ程度に設定されている。
、回路のバイアス点は０．８ｖ程度に設定されている。
差動増幅回路における定電流トランジスタ（例工ばトラ
ンスコンダクタンスアンプ１−１におけるＮＰＮ トラ
ンジスタ４−１１）のエミッタ・コレクタ間電圧が０．
１〜０．２ｖ、差動対トランジスタのベース会エミッタ
間電圧が０．６ｖ程度であることを考慮すると、上述の
設定値は回路設計上妥当であり、低電圧下でも十分動作
するものである。
ンスコンダクタンスアンプ１−１におけるＮＰＮ トラ
ンジスタ４−１１）のエミッタ・コレクタ間電圧が０．
１〜０．２ｖ、差動対トランジスタのベース会エミッタ
間電圧が０．６ｖ程度であることを考慮すると、上述の
設定値は回路設計上妥当であり、低電圧下でも十分動作
するものである。
以上説明したように本発明は、クランプ回路あるいは多
値出力回路を設け、出力信号をこれらの回路に帰還させ
、コンデンサの電極間電圧をヒステリシスコンパレータ
のスレッシュホールド電圧にクランプする構成とするこ
とにより、電源電圧１．０ｖ程度の低電圧でも動作可能
であり、入力信号の周波数によらず一定の遅延時間が得
られ、最大、入力信号の半周期分までの長く正確な遅延
時間を生成することのできる安定な遅延回路を提供でき
る効果がある。
値出力回路を設け、出力信号をこれらの回路に帰還させ
、コンデンサの電極間電圧をヒステリシスコンパレータ
のスレッシュホールド電圧にクランプする構成とするこ
とにより、電源電圧１．０ｖ程度の低電圧でも動作可能
であり、入力信号の周波数によらず一定の遅延時間が得
られ、最大、入力信号の半周期分までの長く正確な遅延
時間を生成することのできる安定な遅延回路を提供でき
る効果がある。
【図面の簡単な説明】
第１図は本発明の遅延回路の一実施例の回路図、第２図
は第１図の実施例の動作を説明するためのタイミングチ
ャート、第３図は本発明の遅延回路の他の実施例の回路
図、８４図は第３図の実施例の動作を説明するためのタ
イミングチャート、第５図は第４図の回路をより具体的
に示す回路図、第６図は従来例の一例の回路図、第７図
は第６図の従来例の回路動作を説明するためのタイミン
グチャート、第８図は他の従来例の回路図、第９図は第
８図の従来例の動作を説明するためのタイミングチャー
ト、第１０図および第１１図（ａ）。 （ｂ）は上述の従来例の問題点を説明するための波形図
である。 １１・・・トランスコンダクタンスアンプ、１−２・・
・コンデンサ １−３・・・ヒステリシスコンパレータ回路、１４・・
・クランプ回路、 ２−１・・・３値出力回路、 ４−１．４−２．４−３．４−４．４−９．４−１０．
４−１１．４−１２．４−１７．４−１８．４−１９．
４−２０．４−２１．４−２２・・・ＮＰＮトランジス
タ、 ４−１３．４−１４・・・ＰＮＰ）ランジスタ、４−５
．４−６．４−２３．４−２４．４−２５．４−２Ｅｌ
、 ４−２７．４−２８、４−２９・・・抵抗、 ４−７．４−８．４−１５．４−３０．４−３１．４−
３２・・・定電流源、４−３３・・・電圧源、 ５−１・・・トランスコンダクタンスアンプ、５−２・
・・コンデンサ、 ５−３・・・コンパレータ回路、 ５−４・・・ヒステリシスコンパレータ回路。 第 図 第 図 〉 フ ○ 〉 〉 〉 第 ６ 図 一 １ 第 図 ５−２コ）デレサ 第 図 ２ 第 図 （ａ） 第 １ 図 第 ０ 図
は第１図の実施例の動作を説明するためのタイミングチ
ャート、第３図は本発明の遅延回路の他の実施例の回路
図、８４図は第３図の実施例の動作を説明するためのタ
イミングチャート、第５図は第４図の回路をより具体的
に示す回路図、第６図は従来例の一例の回路図、第７図
は第６図の従来例の回路動作を説明するためのタイミン
グチャート、第８図は他の従来例の回路図、第９図は第
８図の従来例の動作を説明するためのタイミングチャー
ト、第１０図および第１１図（ａ）。 （ｂ）は上述の従来例の問題点を説明するための波形図
である。 １１・・・トランスコンダクタンスアンプ、１−２・・
・コンデンサ １−３・・・ヒステリシスコンパレータ回路、１４・・
・クランプ回路、 ２−１・・・３値出力回路、 ４−１．４−２．４−３．４−４．４−９．４−１０．
４−１１．４−１２．４−１７．４−１８．４−１９．
４−２０．４−２１．４−２２・・・ＮＰＮトランジス
タ、 ４−１３．４−１４・・・ＰＮＰ）ランジスタ、４−５
．４−６．４−２３．４−２４．４−２５．４−２Ｅｌ
、 ４−２７．４−２８、４−２９・・・抵抗、 ４−７．４−８．４−１５．４−３０．４−３１．４−
３２・・・定電流源、４−３３・・・電圧源、 ５−１・・・トランスコンダクタンスアンプ、５−２・
・・コンデンサ、 ５−３・・・コンパレータ回路、 ５−４・・・ヒステリシスコンパレータ回路。 第 図 第 図 〉 フ ○ 〉 〉 〉 第 ６ 図 一 １ 第 図 ５−２コ）デレサ 第 図 ２ 第 図 （ａ） 第 １ 図 第 ０ 図
Claims (1)
- 【特許請求の範囲】 １、入力信号を受け、該入力信号の電圧レベルに対応し
た出力電流を送出する電圧−電流変換回路と、 該電圧−電流変換回路の前記電流出力により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータと、 該ヒステリシスコンパレータの出力信号と前記入力信号
とが入力され、ヒステリシスコンパレータの出力信号レ
ベルが反転するタイミングで前記コンデンサの保持電圧
をクランプし、前記入力信号のレベルが反転するタイミ
ングで前記クランプ動作を解除するクランプ回路とを有
し、前記ヒステリシスコンパレータの出力信号を遅延出
力とする遅延回路。 ２、入力信号を所定時間遅延させて出力する遅延回路で
あつて、 前記入力信号が入力されるとともに、前記遅延回路から
出力される出力信号が帰還されて入力され、これらの入
力信号と帰還出力信号の電圧レベルの組合わせに応じて
所定の異なるレベルの信号を出力する多値出力回路と、 該多値出力回路の出力信号を入力とし、該入力の電圧レ
ベルに応じた出力電流を送出する電圧−電流変換回路と
、 該電圧−電流変換回路の前記出力電流により充放電が行
なわれるコンデンサと、 該コンデンサの保持電圧を入力とし、その出力がローレ
ベルからハイレベルへ反転する際の入力レベルとハイレ
ベルからローレベルへ反転する際の入力レベルとが不一
致であって所定のヒステリシス幅を有しているヒステリ
シスコンパレータとを有し、 該ヒステリシスコンパレータの出力を遅延出力とする遅
延回路。 ３、前記多値出力回路は、ハイレベル、ミドルレベル、
ローレベルの３値信号を出力でき、前記入力信号と帰還
出力信号のレベルが不一致であり、かつ、入力信号がハ
イレベルのときはハイレベルの信号を出力し、入力信号
がローレベルのときはローレベルの信号を出力し、また
、前記入力信号と帰還出力信号とが同一レベルのときは
ミドルレベルの信号を出力し、 ハイレベルの信号が出力されている期間で は、前記コンデンサは前記電圧−電流変換回路のはき出
し出力電流により充電され、ローレベルの信号が出力さ
れている期間では、前記コンデンサは電圧−電流変換回
路のすいこみ出力電流により放電され、ミドルレベルの
信号が出力されている期間では、電圧−電流変換回路の
出力はハイインピーダンス状態となり、前記コンデンサ
の電圧が保持される請求項２記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084192A JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084192A JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283911A true JPH03283911A (ja) | 1991-12-13 |
| JP2658484B2 JP2658484B2 (ja) | 1997-09-30 |
Family
ID=13823612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084192A Expired - Lifetime JP2658484B2 (ja) | 1990-03-30 | 1990-03-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658484B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271526A (ja) * | 2007-03-29 | 2008-11-06 | Fujitsu Ten Ltd | 遅延回路、及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
-
1990
- 1990-03-30 JP JP2084192A patent/JP2658484B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008271526A (ja) * | 2007-03-29 | 2008-11-06 | Fujitsu Ten Ltd | 遅延回路、及び電子機器 |
| JP2011147190A (ja) * | 2007-03-29 | 2011-07-28 | Fujitsu Ten Ltd | 遅延回路、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658484B2 (ja) | 1997-09-30 |
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