JPH03284824A - 半導体基板の結晶欠陥防止方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明はＤ　ＲＡ　Ｍ　、　Ｓ　ＲＡ　Ｍ　、　Ｅ　
”　Ｆ　ＲＯＭ　。

バイポーラＩＣなどの超ＬＳＩを製造する際に用いられ
る半導体基板の前処理工程としての半導体基板の結晶欠
陥防止方法に関する。

（ロ）従来の技術 一般に、ＩＣを製造する場合に使用される半導体基板す
なわちウェハは、単結晶インゴットを切断して幾つかの
ブロックに分け、所定の直径に整えたのち、オリエンテ
ーションフラットを入れ、ダイヤモンド内周刃て切断し
、この切断時の加工ひずみを除去して一定の厚さとした
のち、一方の表面を化学的機賊的に鏡面研摩して製造さ
れる。

このようにして製造されたウェハは、切断技術や口径、
厚みなどに依存した反りを有している。

（ハ）発明か解決しようとする課題 上記しｆ二叉りは、ウェハ内に結晶欠陥を発生させる原
因になっている。すなわち、ウェハが鏡面仕上げされた
表面側が凹面となるように反っている場合、結晶欠陥は
その表面のほぼ中央部に集中して発生する。このように
ウェハの鏡面仕上げされた表面に結晶欠陥がある場合、
例えばＬＳＩの製造工程における高温の拡散工程で、ウ
ェハ内部の結晶欠陥の成長を促進させる要因となった。

この発明は上記の事情を考慮してなされたもので、半導
体基板の鏡面仕上げされていない裏面にＳｉＮ膜を堆積
することにより、鏡面仕上げされた表面に結晶欠陥が発
生することを防止する半導体基板の結晶欠陥防止方法を
提供しようとするものである。

（ニ）課題を解決するための手段及び作用この発明は、
一方の表面が鏡面仕上げされた半導体基板の前記一方の
表面にのみ減圧ＣＶＤ法により５ｉｎｓ膜を堆積し、こ
の後前記半導体基板の他方の表面に減圧ＣＶＤ法により
５ｉＮＩＥを堆積し、ウェットエツチングにより上記Ｓ
ｉＯｘ膜のみを選択的に除去し、これによって半導体基
板の他方の表面にのみ結晶欠陥が発生するようにするこ
とを特徴とする半導体基板の結晶欠陥防止方法である。

上記の構成において、半導体基板の鏡面仕上げされてい
ない他方の表面すなわち裏面にはＳｉＮ膜が残る。この
ＳｉＮ膜は半導体基板の裏面に対し、半導体基板の周縁
部に向かう引張り応力を発生させる。これによって結晶
欠陥が半導体基板の裏面に集中することになり、鏡面仕
上げされた一方の表面に結晶欠陥が発生することを防止
する。

（ホ）実施例 以下この発明の実施例を図面にて詳述するが、この発明
は以下の実施例に限定されるものではない 第１図はこの発明の実施例を示す工程図である。

この実施例において、一方の表面１ａが鏡面仕上げされ
たシリコン半導体基板（以下ウェハと記す）ｌは、以下
に説明する工程をおこなう前に、ＨｔＳＯ，、ＨＮＯｓ
又はＨＦ水溶液によって予め洗浄される。これによって
ウェハｌの表面１ａに付着した微粒子などによる汚染が
取り除かれる。

以上のようにして前洗浄がおこなわれたウェハｌは、反
応炉に入れられ、３００〜１０００ｍ１００Ｏの圧力下
で減圧ＣＶＤ法によりその表面１ａにのみ５ｉＯ７膜２
が堆積される。この時の成長温度は３８０〜４３０℃で
ある。また膜厚は１０００人〜２０００、人である（第
１図の（ａ））。この５ｉＯｚ膜２は圧縮応力を有する
ものである。

この後第１図の（ｂ）に示すように、５ｉＯｚ膜２上全
２上全ウェハｌの鏡面仕上げされていない裏面１ｂ全面
に、成長温室７５０〜８５０℃、圧力３００〜５００ｍ
Ｔｏｒｒの条件下で減圧ＣＶＤ法により、ＳｉＮ膜３が
堆積される。ＳｉＮ膜３の膜厚は１０００人〜３０００
人である。このＳｉＮ膜３は引張り応力を有するもので
ある。この工程において、Ｓ　ｒ　Ｏを膜２は、ＳｉＮ
膜３がウェハｌの表面１ａに直接堆積することを防ぐ保
護膜として作用する。

次に、ドライエツチング法により、Ｓｔ○、＠２の全面
に堆積されたＳｉＮ膜３のみを除去する（第１図の（Ｃ
））。

この後、ウェットエツチング法によりウェハｌの表面ｌ
λに残るＳｉＯｘ膜２を選択的にエツチングする。すな
わち、バッフアートふっ酸（ＢＨＦ）を用いて、ウェハ
ｌの表面１ａにダメージを与えることなくエツチングを
おこない、ウェハｌの裏面に所定膜厚のＳｉＮ膜３を残
す（第１図の（ｄ））。

このようにして、ウェハｌの裏面にＳｉＮ膜３が形成さ
れると、ウェハｌの表面１ａはＳｉＮ膜３により引張り
応力を受ける。したかってウェハｌは表面１ａ側か凸と
なるように若干湾曲する形となり、結晶欠陥はウェハｌ
の裏面１ｂが中央部に集中するしのとなる。つまりウェ
ハｌの表面ｌａ中央部に結晶欠陥が発生することか防止
される。

以上のようにして、ＳｉＮ膜３が裏面に形成されたウェ
ハｌは、そのままの状態で、この後通常の半導体装置製
造工程［例えばＩＧ（イントリンシックゲッタリング）
工程、バターニングエｆｆｌ？、Ｃどコに移される。

（へ）発明の効果 二の発明によれば、半導体基板の裏面にＳｉＮ膜を堆積
し、５ｉＮＷＡを通常の半導体装置製造工程時にも常時
残しておくことにより、結晶欠陥が半導体基板の表面に
発生することを防止することができる。

【図面の簡単な説明】

第１図はこの発明の実施例の工程説明図である。 １・・・・・半導体基板、ｌａ・・・・・・表面、ｂ・
・・・・・裏面、 ２・・・・・ ｉｏ、膜、 箒 ３・・・・・・Ｓ ｉＮ膜。

Claims (1)

【特許請求の範囲】
1. １、一方の表面が鏡面仕上げされた半導体基板の前記一
   方の表面にのみ減圧ＣＶＤ法によりＳｉＯ＿２膜を堆積
   し、この後前記半導体基板の他方の表面に減圧ＣＶＤ法
   によりＳｉＮ膜を堆積し、ウェットエッチングにより上
   記ＳｉＯ＿２膜のみを選択的に除去し、これによって半
   導体基板の他方の表面にのみ結晶欠陥が発生するように
   することを特徴とする半導体基板の結晶欠陥防止方法。