JPH08111409A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH08111409A JPH08111409A JP24636194A JP24636194A JPH08111409A JP H08111409 A JPH08111409 A JP H08111409A JP 24636194 A JP24636194 A JP 24636194A JP 24636194 A JP24636194 A JP 24636194A JP H08111409 A JPH08111409 A JP H08111409A
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Landscapes
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Abstract
(57)【要約】
【目的】 ＣＶＤ工程など半導体ウェハの加熱プロセス
において、半導体ウェハの反りを極力抑え、均一な成膜
や処理をできる半導体装置の製法を提供する。 【構成】 半導体ウェハ１に少なくともＣＶＤ法による
成膜工程、エッチング工程を経て半導体素子を形成し、
該半導体素子が形成された半導体ウェハをダイシングし
て半導体装置を製造する方法であって、前記半導体ウェ
ハ１の表面に少なくとも最初のＣＶＤ法による成膜を行
う工程の前に前記半導体ウェハの裏面に該半導体ウェハ
材料の酸化膜１ａを形成し、該半導体ウェハ裏面の酸化
膜を少なくとも最後のＣＶＤ法による成膜工程のあとま
でそのまま残存させることを特徴とする。
において、半導体ウェハの反りを極力抑え、均一な成膜
や処理をできる半導体装置の製法を提供する。 【構成】 半導体ウェハ１に少なくともＣＶＤ法による
成膜工程、エッチング工程を経て半導体素子を形成し、
該半導体素子が形成された半導体ウェハをダイシングし
て半導体装置を製造する方法であって、前記半導体ウェ
ハ１の表面に少なくとも最初のＣＶＤ法による成膜を行
う工程の前に前記半導体ウェハの裏面に該半導体ウェハ
材料の酸化膜１ａを形成し、該半導体ウェハ裏面の酸化
膜を少なくとも最後のＣＶＤ法による成膜工程のあとま
でそのまま残存させることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくは、ＣＶＤ法などの高温状態で成膜す
る際に半導体ウェハの反りに基因する成膜ムラなどの処
理ムラをなくする半導体装置の製法に関する。
る。さらに詳しくは、ＣＶＤ法などの高温状態で成膜す
る際に半導体ウェハの反りに基因する成膜ムラなどの処
理ムラをなくする半導体装置の製法に関する。
【０００２】
【従来の技術】ＩＣなどの半導体装置は一般につぎのよ
うに製造されている。すなわち、たとえば直径が６イン
チまたは５インチなどの半導体ウェハにエピタキシャル
成長やＣＶＤ法などによる成膜工程、ホトレジストの塗
布、露光、現像、エッチングなどによる一連のフォトリ
ソグラフィ技術によるパターニング、イオン注入などの
各プロセスを経て１枚のウェハに複数個の同じ半導体素
子が形成される。そして半導体ウェハでの各プロセスが
完了したのち、半導体ウェハをダイシングして各チップ
に分離し、そのチップをリードフレームなどにボンディ
ングし、モールドすることにより半導体装置が製造され
ている。
うに製造されている。すなわち、たとえば直径が６イン
チまたは５インチなどの半導体ウェハにエピタキシャル
成長やＣＶＤ法などによる成膜工程、ホトレジストの塗
布、露光、現像、エッチングなどによる一連のフォトリ
ソグラフィ技術によるパターニング、イオン注入などの
各プロセスを経て１枚のウェハに複数個の同じ半導体素
子が形成される。そして半導体ウェハでの各プロセスが
完了したのち、半導体ウェハをダイシングして各チップ
に分離し、そのチップをリードフレームなどにボンディ
ングし、モールドすることにより半導体装置が製造され
ている。
【０００３】前述の半導体ウェハは半導体単結晶の塊り
であるインゴットを薄いウェハに切り出して形成される
が、各半導体装置の目的に適した厚さに半導体ウェハが
切削研磨されたり、切り出しによるウェハ表面の粗面を
平滑にするため研磨剤によるラッピングやポリシングが
行われる。厚さ調整段階では切削や化学的処理、比較的
粗い研磨剤を用いた研磨などが行われ、半導体ウェハの
表面側はのちのエピタキシャル成長や成膜などのため、
細かい研磨剤を用いた鏡面仕上にされている。したがっ
て半導体ウェハは一般に表面側は鏡面状態で裏面側は鏡
面に至らず比較的粗い面になっている。
であるインゴットを薄いウェハに切り出して形成される
が、各半導体装置の目的に適した厚さに半導体ウェハが
切削研磨されたり、切り出しによるウェハ表面の粗面を
平滑にするため研磨剤によるラッピングやポリシングが
行われる。厚さ調整段階では切削や化学的処理、比較的
粗い研磨剤を用いた研磨などが行われ、半導体ウェハの
表面側はのちのエピタキシャル成長や成膜などのため、
細かい研磨剤を用いた鏡面仕上にされている。したがっ
て半導体ウェハは一般に表面側は鏡面状態で裏面側は鏡
面に至らず比較的粗い面になっている。
【０００４】
【発明が解決しようとする課題】前述のように、半導体
ウェハは表面側と裏面側とでその仕上面が異なり、加熱
プロセスで温度が上がると裏面側の粗面に引張りの熱応
力が加わる。そのため、たとえばＣＶＤ工程で４００℃
程度にし成膜するばあい、図３に示されるように、半導
体ウェハ１は下が凸となるように反る。この反りは成膜
時に反応管の外から見ると肉眼ではっきりと確認できる
程大きな反りになる。そのため半導体ウェハ１の周囲は
４００℃程度に加熱されたサセプタ２から浮き上がり半
導体ウェハ１の周囲の温度が低くなるとともに、また反
応ガス３の流動範囲が狭くなる。その結果半導体ウェハ
１の周囲では膜の成長が遅くなり成膜しにくく、端部で
はほとんど成膜されないばあいもあり、半導体ウェハ表
面の膜厚のムラが、たとえば０．１〜０．２μｍと大き
くなる。そのため、ダイシングして各チップに分離した
ときチップの不良が発生して歩留りが低下したり、信頼
性が低下するという問題がある。
ウェハは表面側と裏面側とでその仕上面が異なり、加熱
プロセスで温度が上がると裏面側の粗面に引張りの熱応
力が加わる。そのため、たとえばＣＶＤ工程で４００℃
程度にし成膜するばあい、図３に示されるように、半導
体ウェハ１は下が凸となるように反る。この反りは成膜
時に反応管の外から見ると肉眼ではっきりと確認できる
程大きな反りになる。そのため半導体ウェハ１の周囲は
４００℃程度に加熱されたサセプタ２から浮き上がり半
導体ウェハ１の周囲の温度が低くなるとともに、また反
応ガス３の流動範囲が狭くなる。その結果半導体ウェハ
１の周囲では膜の成長が遅くなり成膜しにくく、端部で
はほとんど成膜されないばあいもあり、半導体ウェハ表
面の膜厚のムラが、たとえば０．１〜０．２μｍと大き
くなる。そのため、ダイシングして各チップに分離した
ときチップの不良が発生して歩留りが低下したり、信頼
性が低下するという問題がある。
【０００５】本発明はこのような問題を解決し、ＣＶＤ
工程など半導体ウェハの加熱プロセスにおいて、半導体
ウェハの反りを極力抑え、均一な成膜や処理をできる半
導体装置の製法を提供することを目的とする。
工程など半導体ウェハの加熱プロセスにおいて、半導体
ウェハの反りを極力抑え、均一な成膜や処理をできる半
導体装置の製法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明者らは、前述の加
熱プロセスの際の半導体ウェハの反りに基因する成膜の
バラツキなど加熱プロセスにおける半導体ウェハ表面の
処理のバラツキをなくするため鋭意検討を重ねた結果、
半導体ウェハの裏面にＳｉＯ2 などからなる酸化膜を形
成することにより、粗面に基因する熱応力の引張力を相
殺する圧縮力が裏面側に働き、加熱時にも半導体ウェハ
の反りが殆ど生じなく、たとえばＣＶＤ法の成膜工程に
おいても半導体ウェハの中心部と周辺部で均一な膜厚が
えられることを見出した。
熱プロセスの際の半導体ウェハの反りに基因する成膜の
バラツキなど加熱プロセスにおける半導体ウェハ表面の
処理のバラツキをなくするため鋭意検討を重ねた結果、
半導体ウェハの裏面にＳｉＯ2 などからなる酸化膜を形
成することにより、粗面に基因する熱応力の引張力を相
殺する圧縮力が裏面側に働き、加熱時にも半導体ウェハ
の反りが殆ど生じなく、たとえばＣＶＤ法の成膜工程に
おいても半導体ウェハの中心部と周辺部で均一な膜厚が
えられることを見出した。
【０００７】本発明の半導体装置の製法は、半導体ウェ
ハに少なくともＣＶＤ法による成膜工程を含む処理を施
して半導体素子を形成し、該半導体素子が形成された半
導体ウェハをダイシングして半導体装置を製造する方法
であって、前記半導体ウェハの表面に少なくとも最初の
ＣＶＤ法による成膜を行う工程の前に前記半導体ウェハ
の裏面に該半導体ウェハ材料の酸化膜を形成し、該半導
体ウェハ裏面の酸化膜を少なくとも最後のＣＶＤ法によ
る成膜工程のあとまでそのまま残存させることを特徴と
する。
ハに少なくともＣＶＤ法による成膜工程を含む処理を施
して半導体素子を形成し、該半導体素子が形成された半
導体ウェハをダイシングして半導体装置を製造する方法
であって、前記半導体ウェハの表面に少なくとも最初の
ＣＶＤ法による成膜を行う工程の前に前記半導体ウェハ
の裏面に該半導体ウェハ材料の酸化膜を形成し、該半導
体ウェハ裏面の酸化膜を少なくとも最後のＣＶＤ法によ
る成膜工程のあとまでそのまま残存させることを特徴と
する。
【０００８】前記半導体ウェハの裏面の前記酸化膜を前
記半導体ウェハの表面にマスクとして形成する酸化膜と
同時に熱酸化法により形成することが、特別の成膜工程
を必要とせず、エッチング時などは保護膜を裏面の酸化
膜に付着しておくだけでよいため、沢山の加熱プロセス
があるばあいでもその都度裏面の酸化膜を設ける必要が
なく好ましい。
記半導体ウェハの表面にマスクとして形成する酸化膜と
同時に熱酸化法により形成することが、特別の成膜工程
を必要とせず、エッチング時などは保護膜を裏面の酸化
膜に付着しておくだけでよいため、沢山の加熱プロセス
があるばあいでもその都度裏面の酸化膜を設ける必要が
なく好ましい。
【０００９】
【作用】本発明によれば、半導体ウェハの粗面である裏
面に酸化膜を形成しているため、粗面による熱応力に基
づく半導体ウェハ裏面の引張力と、シリコンなどからな
る半導体ウェハおよびＳｉＯ2 などからなる酸化膜との
熱膨脹係数の差に基づく酸化膜の圧縮力とが相殺されて
ＣＶＤ工程などの加熱プロセスにおける高温時に半導体
ウェハの反りがなくなる。
面に酸化膜を形成しているため、粗面による熱応力に基
づく半導体ウェハ裏面の引張力と、シリコンなどからな
る半導体ウェハおよびＳｉＯ2 などからなる酸化膜との
熱膨脹係数の差に基づく酸化膜の圧縮力とが相殺されて
ＣＶＤ工程などの加熱プロセスにおける高温時に半導体
ウェハの反りがなくなる。
【００１０】その結果、たとえばＣＶＤ工程などで成膜
するときでも、半導体ウェハは全面でサセプタに接触
し、温度が均一になるとともに、周囲の反応ガスの流動
状況も均一になり、均一な膜厚で成膜することができ
る。
するときでも、半導体ウェハは全面でサセプタに接触
し、温度が均一になるとともに、周囲の反応ガスの流動
状況も均一になり、均一な膜厚で成膜することができ
る。
【００１１】
【実施例】つぎに図面を参照しながら本発明の半導体装
置の製法について説明する。図１は本発明の半導体装置
の製法のＣＶＤ工程の概略説明図、図２は半導体ウェハ
の裏面に酸化膜を設けたときの酸化膜の厚さと反りとの
関係を示す図である。
置の製法について説明する。図１は本発明の半導体装置
の製法のＣＶＤ工程の概略説明図、図２は半導体ウェハ
の裏面に酸化膜を設けたときの酸化膜の厚さと反りとの
関係を示す図である。
【００１２】前述のように、本発明者らはＣＶＤ法によ
る成膜工程の膜厚などが均一にならない原因について調
べた結果、４００℃程度の高温で成膜する際に図３に示
されるように、半導体ウェハ１の周囲が反り上がり、半
導体ウェハ１の周縁の温度が低下し、さらに雰囲気の反
応ガスも反応領域が狭くなって充分でないことに基因し
ていることを見出した。本発明者らは成膜時にこの反り
をなくするため、さらに鋭意検討を重ねた結果、反りの
原因が半導体ウェハの表裏面の粗さの差に基づくもので
あることを見出し、半導体ウェハの裏面に該半導体ウェ
ハの材料より熱膨張係数が小さくなる酸化膜を設けるこ
とにより、半導体ウェハの裏面には粗面に基づく引張力
と熱膨張係数の小さい酸化膜に基づく圧縮力とが働き、
両者が相殺されて加熱時の半導体ウェハの反りを抑制で
きることを見出した。
る成膜工程の膜厚などが均一にならない原因について調
べた結果、４００℃程度の高温で成膜する際に図３に示
されるように、半導体ウェハ１の周囲が反り上がり、半
導体ウェハ１の周縁の温度が低下し、さらに雰囲気の反
応ガスも反応領域が狭くなって充分でないことに基因し
ていることを見出した。本発明者らは成膜時にこの反り
をなくするため、さらに鋭意検討を重ねた結果、反りの
原因が半導体ウェハの表裏面の粗さの差に基づくもので
あることを見出し、半導体ウェハの裏面に該半導体ウェ
ハの材料より熱膨張係数が小さくなる酸化膜を設けるこ
とにより、半導体ウェハの裏面には粗面に基づく引張力
と熱膨張係数の小さい酸化膜に基づく圧縮力とが働き、
両者が相殺されて加熱時の半導体ウェハの反りを抑制で
きることを見出した。
【００１３】加熱時の半導体ウェハの反りを測定するこ
とはできないが、従来の５インチウェハを用いて４００
℃程度でＰＳＧ膜をＣＶＤ法により成膜するするばあ
い、反応管の外から肉眼で見て明らかに周囲が反り上が
っているのを確認することができ、１〜２ｍｍ程度はサ
セプタから反り上がっていた。一方、図１に示されるよ
うに、半導体ウェハ１の裏面に酸化膜１ａを設け、その
厚さを種々変えて成膜したときの半導体ウェハ１の反り
を調べた結果、図２に示す結果がえられた。すなわち、
酸化膜１ａは半導体ウェハ１のプロセスの初期に次工程
のパターニングのため半導体ウェハ１の表面にＳｉＯ2
などの酸化膜を１０００〜１２００℃程度で熱酸化法に
より形成するが、その際に裏面に形成された酸化膜１ａ
をあとのエッチング工程などのときにレジストなどを塗
布して保護することにより除去されないようにして残す
もので、この熱酸化の時間を制御することにより酸化膜
の厚さを変えたものである。図２（ａ）は酸化膜１ａを
形成したのち、常温においての半導体ウェハ１の反りを
測定して酸化膜１ａの厚さに対する関係を示したグラフ
で、図２（ｂ）は、酸化膜の厚さを変えたとき４００℃
程度でＰＳＧ膜を成膜するＣＶＤ工程における半導体ウ
ェハ１の反りを、反応管の外からの目視による観察によ
り傾向として図に示したものである。
とはできないが、従来の５インチウェハを用いて４００
℃程度でＰＳＧ膜をＣＶＤ法により成膜するするばあ
い、反応管の外から肉眼で見て明らかに周囲が反り上が
っているのを確認することができ、１〜２ｍｍ程度はサ
セプタから反り上がっていた。一方、図１に示されるよ
うに、半導体ウェハ１の裏面に酸化膜１ａを設け、その
厚さを種々変えて成膜したときの半導体ウェハ１の反り
を調べた結果、図２に示す結果がえられた。すなわち、
酸化膜１ａは半導体ウェハ１のプロセスの初期に次工程
のパターニングのため半導体ウェハ１の表面にＳｉＯ2
などの酸化膜を１０００〜１２００℃程度で熱酸化法に
より形成するが、その際に裏面に形成された酸化膜１ａ
をあとのエッチング工程などのときにレジストなどを塗
布して保護することにより除去されないようにして残す
もので、この熱酸化の時間を制御することにより酸化膜
の厚さを変えたものである。図２（ａ）は酸化膜１ａを
形成したのち、常温においての半導体ウェハ１の反りを
測定して酸化膜１ａの厚さに対する関係を示したグラフ
で、図２（ｂ）は、酸化膜の厚さを変えたとき４００℃
程度でＰＳＧ膜を成膜するＣＶＤ工程における半導体ウ
ェハ１の反りを、反応管の外からの目視による観察によ
り傾向として図に示したものである。
【００１４】前述のように、酸化膜１ａの形成は熱酸化
法により、１０００℃程度の高温で形成されているた
め、常温では酸化膜１ａの厚さが０．６μｍ程度以上で
は酸化膜１ａの方が半導体ウェハ１より収縮が小さく、
下側が凸になるようにわん曲する。一方、酸化膜１ａの
薄い方では酸化膜１ａの収縮力は働かず、上側に凸とな
るようにわん曲する。この半導体ウェハ１をＣＶＤ法で
成膜するため４００℃程度に上げると、図２（ｂ）に示
されるように、酸化膜１ａが薄いときは下に凸の反りが
大きく現われるが、酸化膜１ａの厚さが０．６μｍ程度
以上では肉眼で見て反りがほとんど観察されず、平らな
半導体ウェハ１の状態で成膜することができる。
法により、１０００℃程度の高温で形成されているた
め、常温では酸化膜１ａの厚さが０．６μｍ程度以上で
は酸化膜１ａの方が半導体ウェハ１より収縮が小さく、
下側が凸になるようにわん曲する。一方、酸化膜１ａの
薄い方では酸化膜１ａの収縮力は働かず、上側に凸とな
るようにわん曲する。この半導体ウェハ１をＣＶＤ法で
成膜するため４００℃程度に上げると、図２（ｂ）に示
されるように、酸化膜１ａが薄いときは下に凸の反りが
大きく現われるが、酸化膜１ａの厚さが０．６μｍ程度
以上では肉眼で見て反りがほとんど観察されず、平らな
半導体ウェハ１の状態で成膜することができる。
【００１５】本発明の半導体装置の製法は以上の知見に
基づいて行われたもので、つぎに具体的に説明する。
基づいて行われたもので、つぎに具体的に説明する。
【００１６】図１は本発明のＣＶＤ工程など熱プロセス
における半導体ウェハ１の説明図である。図１において
１は、たとえばシリコンなどからなる厚さが２００〜２
５０μｍ、５インチの半導体ウェハで、その裏面には、
たとえばＳｉＯ2 などからなる酸化膜１ａが０．７〜
１．０μｍの厚さに形成されている。
における半導体ウェハ１の説明図である。図１において
１は、たとえばシリコンなどからなる厚さが２００〜２
５０μｍ、５インチの半導体ウェハで、その裏面には、
たとえばＳｉＯ2 などからなる酸化膜１ａが０．７〜
１．０μｍの厚さに形成されている。
【００１７】酸化膜１ａが形成される前の半導体ウェハ
１は前述のように、インゴットから切り出されたのち、
表面は鏡面になるように研磨され、裏面はそれより粗く
研磨されている。また酸化膜１ａは０．７〜１．０μｍ
の厚さに形成されている。この酸化膜１ａの形成は、前
述の半導体ウェハ１が洗浄されたのち、次工程のマスキ
ングのため、１０００〜１２００℃のＯ2 またはＯ2 と
Ｈ2 の混合雰囲気で５０分〜１００分間熱処理をするこ
とにより、表面および裏面を含む全面に形成される酸化
膜を用いることができるが、別の工程で熱酸化法または
ＣＶＤ法などにより形成されてもよい。
１は前述のように、インゴットから切り出されたのち、
表面は鏡面になるように研磨され、裏面はそれより粗く
研磨されている。また酸化膜１ａは０．７〜１．０μｍ
の厚さに形成されている。この酸化膜１ａの形成は、前
述の半導体ウェハ１が洗浄されたのち、次工程のマスキ
ングのため、１０００〜１２００℃のＯ2 またはＯ2 と
Ｈ2 の混合雰囲気で５０分〜１００分間熱処理をするこ
とにより、表面および裏面を含む全面に形成される酸化
膜を用いることができるが、別の工程で熱酸化法または
ＣＶＤ法などにより形成されてもよい。
【００１８】そののち表面側の酸化膜をパターニングす
るため、レジストの塗布、露光、現像処理ののち酸化膜
のエッチングが行われるが、そのエッチングの際裏面の
酸化膜１ａの全面にレジストなどを塗布しておきエッチ
ング液で除去されないようにする。その後の工程におい
ても酸化膜１ａが処理液で除去される工程があるときは
除去されないように保護膜を設けて、少なくとも最終的
なＣＶＤ法による成膜工程が終了するまで裏面の酸化膜
１ａを保持する。
るため、レジストの塗布、露光、現像処理ののち酸化膜
のエッチングが行われるが、そのエッチングの際裏面の
酸化膜１ａの全面にレジストなどを塗布しておきエッチ
ング液で除去されないようにする。その後の工程におい
ても酸化膜１ａが処理液で除去される工程があるときは
除去されないように保護膜を設けて、少なくとも最終的
なＣＶＤ法による成膜工程が終了するまで裏面の酸化膜
１ａを保持する。
【００１９】半導体のウェハプロセスにおいて、前述の
熱酸化工程の後、エッチング工程、拡散工程などを経
て、たとえば保護膜およびケッタリングのためのＰＳＧ
膜をＣＶＤ法により成膜する工程があるが、この成膜の
際、前述の半導体ウェハ１の裏面に酸化膜１ａが形成さ
れた状態でサセプタ２上に載置して図示しない反応管内
に設置し、サセプタ２を４００℃程度に加熱して反応ガ
ス３であるＳｉＨ4 とＯ2 をドーパントガスとともに導
入することによりガスが反応して半導体ウェハ１の表面
上に成膜される。この際、半導体ウェハ１の裏面に酸化
膜１ａが０．７〜１．０μｍの厚さに形成されているた
め、前述の図２（ｂ）に示されるように、４００℃程度
に加熱された状態で反りはほとんど発生せず、均一厚さ
のＰＳＧ膜が成膜された。実際に成膜後の半導体ウェハ
内で周縁部と中心部のあいだで５カ所の測定点により成
膜厚さを測定した結果、０．０１〜０．０２μｍの範囲
に納まり、従来の０．１〜０．２μｍのバラツキに対し
て格段の改良がみられた。そののち、通常の半導体の製
造プロセスを続け、コンタクトのエッチング工程時に裏
面の酸化膜も除去し、裏面研削したのちダイシングし、
各チップに分離してリードフレームにボンディングし、
モールドすることにより半導体装置がえられる。
熱酸化工程の後、エッチング工程、拡散工程などを経
て、たとえば保護膜およびケッタリングのためのＰＳＧ
膜をＣＶＤ法により成膜する工程があるが、この成膜の
際、前述の半導体ウェハ１の裏面に酸化膜１ａが形成さ
れた状態でサセプタ２上に載置して図示しない反応管内
に設置し、サセプタ２を４００℃程度に加熱して反応ガ
ス３であるＳｉＨ4 とＯ2 をドーパントガスとともに導
入することによりガスが反応して半導体ウェハ１の表面
上に成膜される。この際、半導体ウェハ１の裏面に酸化
膜１ａが０．７〜１．０μｍの厚さに形成されているた
め、前述の図２（ｂ）に示されるように、４００℃程度
に加熱された状態で反りはほとんど発生せず、均一厚さ
のＰＳＧ膜が成膜された。実際に成膜後の半導体ウェハ
内で周縁部と中心部のあいだで５カ所の測定点により成
膜厚さを測定した結果、０．０１〜０．０２μｍの範囲
に納まり、従来の０．１〜０．２μｍのバラツキに対し
て格段の改良がみられた。そののち、通常の半導体の製
造プロセスを続け、コンタクトのエッチング工程時に裏
面の酸化膜も除去し、裏面研削したのちダイシングし、
各チップに分離してリードフレームにボンディングし、
モールドすることにより半導体装置がえられる。
【００２０】以上の説明ではＣＶＤ法による成膜工程に
おいて半導体ウェハ１の裏面の酸化膜１ａの効用につい
て述べたが、ＣＶＤ法以外の熱反応による成膜工程など
においても同様に処理時の半導体ウェハ１の反りを防止
することができ、効果がある。ただし、この処理時の温
度により適切な酸化膜１ａの厚さに選定するのが好まし
い、すなわち処理温度が高くなる程厚い方が好ましく、
低い温度になれば薄い方が好ましい。しかし、熱プロセ
スの中でもとくに問題となるのはＣＶＤ工程であり、そ
のＣＶＤ行程の温度である４００℃程度に好適な酸化膜
の厚さ、すなわち０．７〜１．０μｍ程度に形成するの
が最も好ましい。
おいて半導体ウェハ１の裏面の酸化膜１ａの効用につい
て述べたが、ＣＶＤ法以外の熱反応による成膜工程など
においても同様に処理時の半導体ウェハ１の反りを防止
することができ、効果がある。ただし、この処理時の温
度により適切な酸化膜１ａの厚さに選定するのが好まし
い、すなわち処理温度が高くなる程厚い方が好ましく、
低い温度になれば薄い方が好ましい。しかし、熱プロセ
スの中でもとくに問題となるのはＣＶＤ工程であり、そ
のＣＶＤ行程の温度である４００℃程度に好適な酸化膜
の厚さ、すなわち０．７〜１．０μｍ程度に形成するの
が最も好ましい。
【００２１】また、半導体ウェハ１が薄くなると反りが
激しくなり酸化膜１ａの厚さも厚くする必要があり、酸
化膜形成前の半導体ウェハ（サブウェハ）１の厚さが、
たとえば１５０〜２００μｍ程度になると前述の４００
℃程度の熱処理工程においても１．０〜１．３μｍ程度
の酸化膜１ａを形成することにより、均一厚さの成膜を
することができる。
激しくなり酸化膜１ａの厚さも厚くする必要があり、酸
化膜形成前の半導体ウェハ（サブウェハ）１の厚さが、
たとえば１５０〜２００μｍ程度になると前述の４００
℃程度の熱処理工程においても１．０〜１．３μｍ程度
の酸化膜１ａを形成することにより、均一厚さの成膜を
することができる。
【００２２】
【発明の効果】本発明によれば、半導体ウェハの裏面に
酸化膜を形成しているので、ＣＶＤ工程など熱処理プロ
セスにおける半導体ウェハの反りが問題とならず、均一
厚さの成膜など熱処理プロセスを半導体ウェハ表面の全
面で均一に行うことができる。その結果、製品歩留りが
向上するとともに品質が一定した半導体装置がえられ
る。また、この傾向はとくに半導体ウェハが薄くなるに
つれて顕著となる。
酸化膜を形成しているので、ＣＶＤ工程など熱処理プロ
セスにおける半導体ウェハの反りが問題とならず、均一
厚さの成膜など熱処理プロセスを半導体ウェハ表面の全
面で均一に行うことができる。その結果、製品歩留りが
向上するとともに品質が一定した半導体装置がえられ
る。また、この傾向はとくに半導体ウェハが薄くなるに
つれて顕著となる。
【図１】本発明の半導体装置の製法のＣＶＤ工程におけ
る説明図である。
る説明図である。
【図２】半導体ウェハの裏面に設けられる酸化膜の厚さ
と反りの関係を示す図である。
と反りの関係を示す図である。
【図３】従来の製法のＣＶＤ工程における説明図であ
る。
る。
１ 半導体ウェハ １ａ 酸化膜 ２ サセプタ ３ 反応ガス
Claims (2)
- 【請求項１】 半導体ウェハに少なくともＣＶＤ法によ
る成膜工程を含む処理を施して半導体素子を形成し、該
半導体素子が形成された半導体ウェハをダイシングして
半導体装置を製造する方法であって、前記半導体ウェハ
の表面に少なくとも最初のＣＶＤ法による成膜を行う工
程の前に前記半導体ウェハの裏面に該半導体ウェハ材料
の酸化膜を形成し、該半導体ウェハ裏面の酸化膜を少な
くとも最後のＣＶＤ法による成膜工程のあとまでそのま
ま残存させることを特徴とする半導体装置の製法。 - 【請求項２】 前記半導体ウェハの裏面の前記酸化膜を
前記半導体ウェハの表面にマスクとして形成する酸化膜
と同時に熱酸化法により形成する請求項１記載の半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24636194A JPH08111409A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24636194A JPH08111409A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111409A true JPH08111409A (ja) | 1996-04-30 |
Family
ID=17147416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24636194A Pending JPH08111409A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111409A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6767782B2 (en) | 2001-05-11 | 2004-07-27 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2014216474A (ja) * | 2013-04-25 | 2014-11-17 | コバレントマテリアル株式会社 | 窒化物半導体基板 |
| JP2019504490A (ja) * | 2015-12-16 | 2019-02-14 | オステンド・テクノロジーズ・インコーポレーテッド | ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 |
-
1994
- 1994-10-12 JP JP24636194A patent/JPH08111409A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6767782B2 (en) | 2001-05-11 | 2004-07-27 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2014216474A (ja) * | 2013-04-25 | 2014-11-17 | コバレントマテリアル株式会社 | 窒化物半導体基板 |
| US9536955B2 (en) | 2013-04-25 | 2017-01-03 | Coorstek Kk | Nitride semiconductor substrate |
| JP2019504490A (ja) * | 2015-12-16 | 2019-02-14 | オステンド・テクノロジーズ・インコーポレーテッド | ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 |
| JP2022008584A (ja) * | 2015-12-16 | 2022-01-13 | オステンド・テクノロジーズ・インコーポレーテッド | ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 |
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