JPH03286356A

JPH03286356A - データ送受信制御方式

Info

Publication number: JPH03286356A
Application number: JP8883790A
Authority: JP
Inventors: Norio Sakai; 教雄酒井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-04-03
Filing date: 1990-04-03
Publication date: 1991-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、互いにデータの送受信を要求する制御装置間
のデ〜り送受信制御方式に関する。

［従来の技術］処理装置内の各機能装置間で、データを転送する場合、
各装置間に独立したデータ転送路を設ける個別転送方式
（ポイントッーポイント方式）と、データ転送路を各種
命令の実行により分類し、機能的に共通するものをまと
めてオムニバスの考え方を取り入れ、同期信号と制御信
号により使い分ける多重バス方式と、各機能装置間を双
方向性転送路で結合し、−時に１組の装置間でその転送
路を共用する共通バス方式とがある。

データ処理装置内ではパラレルデータの送受信が行われ
るため、信号線は多く必要である。信号線を少なくして
、処理装置を経済的に構成するためには、共通バス方式
が最適である。共通バス方式には、アドレス、データ、
制御信号に対応したアドレスバス、データバス、および
コントロールバスがある。

従来より、パラレルデータの送受信制御方式としては、
セントロニクス準拠の方法が用いられており、双方向の
データ送受信を行うためには、２つの制御装置のうちの
一方がホストとなり、ブタの送受信の方向を決定してい
る。この場合、ホストとなる制御装置は、ソフトウェア
を起動して、データバスのデータの方向を制御した後に
、ソフトウェアにより送受信の制御を行っていた。

また、従来のデータ転送では、データ転送側からアドレ
スを出力し、次にデータ、リード／ライト信号を転送し
た後、相手方からアクノリッジを受は取った時点で１転
送を終了し、次の転送はまたアドレスの出力から同じ処
理を繰り返すという手順を用いていたく例えば、電子情
報通信学会編「電子情報通信ハンドブック’８８．１（
オーム社刊、　１９８８年）第２２編第２部門に記載さ
れている）。

［発明が解決しようとする課題］前述のように、従来、２つの制御装置間のブタ送受信制
御においては、データバス上のデータの方向をいずれか
一方の制御装置（ホスト）が決定していた。しかしなが
ら、このような方式では、ソフトウェアによりデータバ
スのデータの方向の制御および送受信の制御を行ってい
るため、予め送受信のシーケンスを定めておく必要があ
る。また、このような方式は、互いに任意の時刻に送信
する制御装置間のデータ送受信に対しては不向きである
。

本発明の目的は、このような従来の課題を解決し、ソフ
トウェアによるデータバスのデータ方向の制御を不要に
して、任意の時刻にいずれの方向へも送信でき、かつ共
通のデータバスを使用して信号線数を少なくすることが
できるようなデータ送受信制御方式を提供することにあ
る。

［課題を解決するための手段］上記目的を達成するため、本発明のデータ送受信制御方
式は、２つの制御装置間のインターフェース部にデータ
バスアービターを付加し、２つの制御装置が互いに送信
しようとして、データバスアービターにバスリクエスト
を送ると、データバスアービターは少しでも早くバスリ
クエストを送出した制御装置に対してパスアクノリッジ
をセットすることにより、バスアクノリッジのセットさ
れた制御装置が上記データバスを占有して、ブタ送信を
行うことに特徴がある。

［作　　用］本発明においては、共通のデータバスを使用して、２つ
の制御装置間でデータの送受信を行う場合、（イ）一方
の制御装置はストローブをセットしてデータを他方の制
御装置に送信するとともに、ビジーをセットして共通バ
スのビジーを通知し、他方の制御装置はデータを受信す
ると、一方の制御装置からのストローブのセットにより
、入力バッファに受信データをラッチして、受信完了時
にアクノリッジをセットするようなデータ送受信制御方
法を用いる。さらに、本発明では、（ロ）２つの制御装
置の間にバスアービターを介在させ、２つの制御装置が
互いに送信しようとする場合には、いずれか一方の制御
装置がデータバスを占有できるように、バスリクエスト
、パスアクノリッジの２つの制御信号を用いる。すなわ
ち、送信する場合には、一方の制御装置がバスリクエス
トをセットすることにより、バスアービターがそれを受
けて、双方の制御装置からのバスリクエストを調停し、
いずれか早くバスリクエストを出した方にハスアクノリ
ッジをセットし、ハスアクノリッジがセットされた制御
装置がデータバスを占有して、送信を行う。これにより
、ソフトウェアによるブタバスの方向制御は不要となり
、送信したい制御装置が任意の時刻に送信できるように
なる。

［実施例］以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す制御装置間の接続図
である。

第１図において、１．２は制御装置（１）および（２）
、３は共通のデータバスの占有権を処理するバスアービ
ター、１１はデータバス（データ１〜８）である。制御
信号線としては、各制御装置】。

２とバスアービター３の間に、バスリクエスト（ＢＲＥ
ＱＩ、２）とパスアクノリッジ（ＢＡＣＫｌ、２）の２
本ずつの信号線が、また両制御装置１．２間に、バスビ
ジー（ＢＵＳＹ）、アクノリッジ（ＡＣＫ）、およびス
トローブ（ＳＴＢ）の３本の信号線が、それぞれ配置さ
れる。

本発明のデータ送受信制御方式では、ホストとなる制御
装置により共通バスのデータの方、向を決定する必要は
なく、送信したい制御装置からデータを送信することが
できる。そのために、両制御装置間のインターフェース
部にデータバスアービター３を付加して、このデータバ
スアービタがいずれか一方の制御装置に共通バスの占有
権を付与する。これにより、ソフトウェアでデータバス
のデータ方向を制御する必要がなくなり、ソフトウェア
により出力バッファにデータをセットするたけて送信可
能となる。一方、受信時の制御には、従来のようにソフ
トウェアが必要である。

バスリクエスト４，６は、制御装置からデータバスアー
ビター３に対して共通バス１１の占有を要求する信号で
ある。バスアクノリッジ５，７は、データバスアービタ
ー３が、どちらか早くバスリクエストをセットしたかを
判定し、早くセットされた方の制御装置に対してセット
する信号である。

バスビジー８は、共通バスであるデータバスｌｌ上にデ
ータを送信した時点で、セットされる信号であり、相手
方に対してデータバス１１がビジーであることを通知す
る。アクノリッジ９は、一方の制御装置からのデータを
他方の制御装置が受信完了した場合に、確かにデータを
受信したことを通知する信号である。ストローブ１０は
、現在、データバス１１を介してデータを送信している
ことを示す信号であって、データを取り出す場合には、
この制御信号と同時にデータバス１１上に存在する部分
を取り出す。データバス１１は、ブタ１〜８の８本のデ
ータ線を含んでおり、データバスアービター３により占
有権が付与された制御装置のみが、このバス１１を介し
てデータ送信することが可能である。

第２図は、第１図における送受信シーケンスチャートで
ある。

第２図において、ＢＲＥＱＩは制御装置１からのバスリ
クエスト、ＢＡＣＫｌは制御装置１に対するパスアクノ
リッジ、ＢＲＥＱ２は制御装置２からのバスリクエスト
、ＢＡＣＫ２は制御装置２に対するパスアクノリッジ、
ＢＵＳＹはビジＡＣＫはアクノリッジ、ＳＴＢはストロ
ーブ、ＤＡＴＡ１〜８はデータ信号、１ＮＴＲまたはＤ
ＲＥＱはＣＰｔ、’への割り込みまたはＤＭＡＣ（デイ
レクトメモリアクセスコントローラ）に対する要求、Ｗ
Ｒは書き込み命令、ＲＤは読み出し命令、（１）（２）
はそれぞれ制御装置１．２側のＣＰＵである。

先ず、制御装置ｌがデータを制ｍ装ｆａ２に送信した後
、次に制御装置２がデータを制御装置ｌに送信する場合
が示されている。ＣＰＵから書き込み命令が発行される
ことにより（ＷＲ）、制御装置ｌは送信データを出力バ
ッファにセットし、同時にバスアービター３にＢＲＥＱ
　１をｌ′”にセットする。バスアービター３からのＢ
ＡＣＫＩが“Ｏ″にセットされると、制御装置ｌはＳＴ
Ｂを”　ｏ　”にセットし、データバス１１上に送信デ
ータＤＡＴＡを出力する。同時に、ＳＴＢの立下りに同
期して、ＢＵＳＹをＩＩ　Ｉ　ＩＩにセットして、デー
タバスがビジーであることを表示する。一方、制御装置
２は、ＳＴＢの立上りに同期して入力バッファに受信デ
ータをラッチし、同時にＣＰＵに対して割り込みを発生
するか、あるいはＤＭＡＣに対してＤ　Ｍ　Ａリクエス
トを発生し、ラッチした受信データをメモリ等に読み込
む。これが終了すると、制御装置１に対してＡＣＫを“
０″にセットして、受信完了を通知する。制御装置１は
、ＡＣＫの″ＯＩＩを検出して、ＢＲＥＱｌをＯ″にリ
セットすることにより、データバス１１の占有を解除す
る。これにより、バスアービター３からのＢＡＣＫｌも
′１″にリセットされる。同時に、データＤＡＴＡ　１
〜８も送信が終了する。

次に、制御装置２から制御装置１にデータ送信する場合
が示されている。前と同じようにして、ＣＰＵから書き
込み命令ＷＲが発行されると、制御装置２からバスアー
ビター３に対してＢＲＥＱ２がセットされる。バスアー
ビター３からのＢＡＣＫ２が“Ｏ”にセットされると、
制御装置２はＳＴＢを′Ｏ″にセットすると同時に、デ
ータバス１１上に送信データを出力する。また、ＢＵＳ
Ｙを１″にセットして、データバス１１がビジーである
ことを制御装置ｌに通知する。一方、制御装置１は、Ｓ
ＴＢが“０′にセットされていることを検知し、このＳ
ＴＢの立上りに同期して、入力バッファに受信データを
ラッチする。そして、ＣＰＵに割り込みを発生するか、
ＤＭＡＣにリクエストを発生し、メモリに受信データを
リードする。読み込みを完了すると、ＡＣＫをＩＩ　Ｏ
ＩＩにセットして、制御装置２に受信完了を通知する。

制御装置２は、ＡＣＫが“０”にセットされたことを検
出して、ＢＲＥＱ２を′Ｏ″にリセットして、ＢＡＣＫ
２もリセットし、データバス１１の占有権を解除して、
それによりデータバスｌｌ上の送信を完了する。また、
ＡＣＫの立下りに同期して、ＢＵＳＹもリセットする。

次に、第２図では示されていないが、面制御装置１．２
がほぼ同時に送信しようとした場合には、パスアービタ
ー３へ双方からＢＲＥＱＩ、２がセットされる。パスア
ービター３は、どちらが早くＢＲＥＱがセットされたか
否かを判定し、少しでも早くセットされた方の制御装置
にＢＡＣＫをセットし、他方の制御装置に対してはＢＡ
ＣＫをリセットにしておく。ＢＡＣＫがセットされた方
の制御装置のみがデータバス１１の占有権を付与される
ので、データバス１１上に送信データを出力する。

このようにして、各制御装置は、パスアクノリッジの状
態により、送信動作または受信動作を行う。これにより
、任意の時点で送信しようとする制御装置間のデータ送
受信に関して、ソフトウェアによるシーケンスを定めて
おく必要がなく、無手順に共通のデータバス１１を介し
てデータの送受信を行うことが可能である。

［発明の効果１以上説明したように、本発明によれば、ソフトウェアに
よるデータバスのデータ方向の制御を不要にして、無手
順で、任意の時刻にいずれの方向へも送信できるととも
に、共通のデータバスを使用するので、信号線数を少な
くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す面制御装置間の信号接
続図、第２図は第１図における信号送受信シーケンスチ
ャートである。１．２：制御装置、３・データバスアービタ４１６＝バ
スリクエスト信号線、５，７　バスアクノリッジ信号線
、８・バスビジー信号線、９アクノリッジ信号線、１０
．ストローブ信号線、１１、データバス。第　　　１図１１：制御装動１）２：制御装動２）３゛データバスアービター：制御装置２へのパスアクノリ、ジ（Ｉ３ＡＣＪ〈２）
：バスビジー（ＢＵＳＹ　）ニアクツリッジ（ＡＣＫ）ニストロープ（ＳＴＩ）：データバス（ＤＡＴＡ１〜８）

Claims

【特許請求の範囲】

（１）２つの制御装置が共通のデータバスを介してデー
タの送受信を行う場合、一方の制御装置がストローブを
セットして、データを他方の制御装置に送信するととも
に、上記データバスのビジーを示す信号をセットすると
、他方の制御装置は受信したデータを入力バッファにラ
ッチするとともに、一方の制御装置に対してアクノリッ
ジを送って、受信の完了を通知するようなデータ送受信
制御方式において、２つの制御装置間のインターフェー
ス部にデータバスアービターを付加し、２つの制御装置
が互いに送信しようとして、該データバスアービターに
バスリクエストを送ると、該データバスアービターは少
しでも早くバスリクエストを送出した制御装置に対して
バスアクノリッジをセットすることにより、該バスアク
ノリッジのセットされた制御装置が上記データバスを占
有して、データ送信を行うことを特徴とするデータ送受
信制御方式。