JPH03286376A - タイミング検証方法とその装置 - Google Patents
タイミング検証方法とその装置Info
- Publication number
- JPH03286376A JPH03286376A JP2087947A JP8794790A JPH03286376A JP H03286376 A JPH03286376 A JP H03286376A JP 2087947 A JP2087947 A JP 2087947A JP 8794790 A JP8794790 A JP 8794790A JP H03286376 A JPH03286376 A JP H03286376A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- maximum delay
- simulation
- logic
- test vector
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ζよ 電子計算機等の論理回路の最大遅延及び最
大遅延経路を検出するタイミング検証方法とその装置に
関するものであも 従来の技術 従来の論理回路のタイミング検証方法にハ（１）論理回
路の全信号経路について計算機により自動的に遅延計算
を行う方法（２）計算機により、論理回路の全始点から
全終点までの全ての経路の中か板 各終点に対して最大
遅延時間をもつ経路を１対ずつ見つける方法 （情報処
理学会設計自動化研究会１４−３．１９８２ｒ遅延時間
解析システム−ＮＥＬＴＡＳ２−Ｊに記載されていも
）（３）論理シミュレーションを実行することにより遅
延時間を検出する方法が知られていも 発明が解決しようとする課題 上記方法（１）では 経路の組合せの数が膨大になり遅
延計算のための計算時間が非常に増加すること、また結
果の出力リスト量が増加する等の問題があも また 実
際に信号を伝搬させる人力信号の組が存在しないような
論理的に意味のない経路が最大遅延経路として出力され
てしまい真の最大遅延経路を求めることができないとい
う問題があった また上記方法（２）においてＬ 上記
方法（１）と同じく論理的に意味のない経路が最大遅延
経路として出力されるという問題が残も 上記方法（３
）において（友 全ての場合をつくしてシミュレーショ
ンするのには 入力がｎビットの場合２ハのテストベク
タが必要となり多大の計算時間を要するという問題があ
った 本発明の目的は 従来より効率的に真の最大遅延及び最
大遅延経路を検出するタイミング検証方法とその装置を
提供することであも 課題を解決するための手段 本発明は 上述の課題を解決するた敗 論理回路の各素
子間の接続情報を記述した回路データから論理シミュレ
ーション用のテストベクタを自動的に生成する手段と、
前記テストベクタの各々を流すに先立ぢ 前記論理回路
の全信号線を不定状態にする手段と、前記テストベクタ
を使って前記論理回路のシミュレーションを実行する手
段と、シミュレーション結果を解析して最大遅延を求め
る手段を備え 論理回路の最大遅延及び最大遅延経路の
検出を効率的に行う構成を備えたものであも 作用 本発明は上述の構成によって、−旦論理回路の全信号線
を不定状態にしてかぺ 論理回路の入力に各テストベク
タを付加してシミュレーションを実行することにより、
論理回路の全信号線は前のテストベクタでのシミュレー
ション結果に影響されることなく、加えたテストベクタ
に対応する最大遅延時間で必ず不定状態から１または０
に変化すも また シミュレーションに基づいているの
で得られた最大遅延時間は必ず論理的に意味のあるもの
に戊っていも 従って本発明を用いることにより、効率
的に最大遅延及び最大遅延経路の検出ができも 実施例 以下、本発明の実施例の詳細を図面に基づいて説明すも
第１図（よ 本発明の一実施例におけるデータおよび
処理の流れを説明するための概念図である。
大遅延経路を検出するタイミング検証方法とその装置に
関するものであも 従来の技術 従来の論理回路のタイミング検証方法にハ（１）論理回
路の全信号経路について計算機により自動的に遅延計算
を行う方法（２）計算機により、論理回路の全始点から
全終点までの全ての経路の中か板 各終点に対して最大
遅延時間をもつ経路を１対ずつ見つける方法 （情報処
理学会設計自動化研究会１４−３．１９８２ｒ遅延時間
解析システム−ＮＥＬＴＡＳ２−Ｊに記載されていも
）（３）論理シミュレーションを実行することにより遅
延時間を検出する方法が知られていも 発明が解決しようとする課題 上記方法（１）では 経路の組合せの数が膨大になり遅
延計算のための計算時間が非常に増加すること、また結
果の出力リスト量が増加する等の問題があも また 実
際に信号を伝搬させる人力信号の組が存在しないような
論理的に意味のない経路が最大遅延経路として出力され
てしまい真の最大遅延経路を求めることができないとい
う問題があった また上記方法（２）においてＬ 上記
方法（１）と同じく論理的に意味のない経路が最大遅延
経路として出力されるという問題が残も 上記方法（３
）において（友 全ての場合をつくしてシミュレーショ
ンするのには 入力がｎビットの場合２ハのテストベク
タが必要となり多大の計算時間を要するという問題があ
った 本発明の目的は 従来より効率的に真の最大遅延及び最
大遅延経路を検出するタイミング検証方法とその装置を
提供することであも 課題を解決するための手段 本発明は 上述の課題を解決するた敗 論理回路の各素
子間の接続情報を記述した回路データから論理シミュレ
ーション用のテストベクタを自動的に生成する手段と、
前記テストベクタの各々を流すに先立ぢ 前記論理回路
の全信号線を不定状態にする手段と、前記テストベクタ
を使って前記論理回路のシミュレーションを実行する手
段と、シミュレーション結果を解析して最大遅延を求め
る手段を備え 論理回路の最大遅延及び最大遅延経路の
検出を効率的に行う構成を備えたものであも 作用 本発明は上述の構成によって、−旦論理回路の全信号線
を不定状態にしてかぺ 論理回路の入力に各テストベク
タを付加してシミュレーションを実行することにより、
論理回路の全信号線は前のテストベクタでのシミュレー
ション結果に影響されることなく、加えたテストベクタ
に対応する最大遅延時間で必ず不定状態から１または０
に変化すも また シミュレーションに基づいているの
で得られた最大遅延時間は必ず論理的に意味のあるもの
に戊っていも 従って本発明を用いることにより、効率
的に最大遅延及び最大遅延経路の検出ができも 実施例 以下、本発明の実施例の詳細を図面に基づいて説明すも
第１図（よ 本発明の一実施例におけるデータおよび
処理の流れを説明するための概念図である。
同図において、 １は論理回路を記述した回路デー久
２は最大遅延経路検出用のテストベクタ作成処理であも
３はテストベクタ作成処理２で作成され 不定状態を
用いることによりテストベクタ数を削減した最大遅延検
出用のテストベクタであも ４は最大遅延経路検出用、
の論理シミュレーションであも ５は論理回路の遅延デ
ー久 ６は最大遅延検出用環 ７は最大遅延 ８は最大
遅延経路検出用のテストベクタ作成処理 ９は最大遅延
経路検出用のテストベクタ、 １０は最大遅延経路検出
用の論理シミュレーション、 １１は信号変化デー久
１２は最大遅延経路検出用環 １３は最大遅延経路であ
も 第２図は第１図の処理の流れを実現する処理装置を示す
ブロック図であり、 ２１は入力装置ｉ、２２はテスト
ベクタ作成装ｆ！！１．２３は論理シミュレーション装
Ｗｔｈ ２４は最大遅延経路装ｆｉ ２５は最大遅延
経路検出装置ｉ、 ２６は出力装置であもま衣 テス
トベクタ作成処理２で回路データ１より入力ビツト数を
読み込み入力ビツト数のみにより決定されるテストベク
タ３を自動的に生成すも 従来は入力信号がｎビットで
ある論理回路の場合、論理回路の最大遅延を求める場ｈ
２Ｉ″のテストベクタが必要であった方丈 本発明
の方法では 不定状態を用いることによりテストベクタ
は２ ｎ＊＋ に削減していも この削減されたテスト
ベクタ３と回路データ１により論理シミュレーション４
が実行され 各テストベクタに対する遅延値のみを記述
した遅延データ５が得られも この遅延データ５から最
大遅延検出処理６により最大遅延を検出することにより
対象となる論理回路の最大遅延７が得られも このことが第２図の入力装置２１で回路データを読み逃
水 テストベクタ作成装置２２で作成されたテストベク
タをもとに論理シミュレーション装置２３で論理シミュ
レーションが実行され その論理シミュレーション結果
をもとに最大遅延検出装置２４で最大遅延を検出し出力
装置２６で結果を表示することであも 次に 最大遅延７と最大遅延経路検出用のテストベクタ
３から最大″遅延経路検出用のテストベクタ作成処理８
が行われ 対象となる回路データで最大遅延を有するテ
ストベクタを選び出し そのテストベクタを回路データ
１に対するテストベクタ９とすも このテストベクタ９
と回路データｌから論理シミュレーション１０が実行さ
れ各ゲートに対する信号変化データ１１が得られも こ
の信号変化データ１１を用いて最大遅延経路検出処理１
２により最大遅延経路１３を検出すもこのことし 第２
図の入力装置２１で最大遅延と回路データを読み込みテ
ストベクタ作成装置２２で作成されたテストベクタをも
とに論理シミュレーション装置２３で論理シミュレーシ
ョンが実行され その論理シミュレーション結果をもと
に最大遅延経路検出装置２４で最大遅延経路を検出し出
力装置２６で結果を表示することであも次に 具体的に
第３図を用いて説明すも 第３図の論理回路の場合、入
力信号が４ビツトであるので、論理回路の最大遅延を求
めるのためには従来のシミュレーションによる方法でζ
友 第４図に示すように ００００〜１１１１までの１
６通りのテストベクタの後に００００〜１１１１までの
１６通りのテストベクタの組合せ合計２５６通りのテス
トベクタが必要であった 本実施例では第５図に示すよ
うに４ビツトの全てのテストベクタの前にＸ（不定）を
挿入し各ゲートの出力を不定にすることにより前の信号
に影響されないテストベクタとすム この場合、テスト
ベクタは３２通りに削減されも −船釣には 入力信号
がｎビットである論理回路の場合、論理回路の最大遅延
を求めるのに従来のシミュレーションによる方法でＧｉ
２”のテストベクタが必要であるｈｔ 本発明の方法で
Ｃヨ テストベクタは２ ｎ＊＋に削減されもこのこ
とより論理シミュレーション４の計算機時間は１ ／
２ ”に削減されることになも第３図の回路の場合、最
大遅延経路検出用テストベクタ作成処理８で作成される
テストベクタ９を第６図に示す。このテストベクタ９を
用いて論理シミュレーション１０を実行することにより
、第７図の信号変化データ１１が得られる。
２は最大遅延経路検出用のテストベクタ作成処理であも
３はテストベクタ作成処理２で作成され 不定状態を
用いることによりテストベクタ数を削減した最大遅延検
出用のテストベクタであも ４は最大遅延経路検出用、
の論理シミュレーションであも ５は論理回路の遅延デ
ー久 ６は最大遅延検出用環 ７は最大遅延 ８は最大
遅延経路検出用のテストベクタ作成処理 ９は最大遅延
経路検出用のテストベクタ、 １０は最大遅延経路検出
用の論理シミュレーション、 １１は信号変化デー久
１２は最大遅延経路検出用環 １３は最大遅延経路であ
も 第２図は第１図の処理の流れを実現する処理装置を示す
ブロック図であり、 ２１は入力装置ｉ、２２はテスト
ベクタ作成装ｆ！！１．２３は論理シミュレーション装
Ｗｔｈ ２４は最大遅延経路装ｆｉ ２５は最大遅延
経路検出装置ｉ、 ２６は出力装置であもま衣 テス
トベクタ作成処理２で回路データ１より入力ビツト数を
読み込み入力ビツト数のみにより決定されるテストベク
タ３を自動的に生成すも 従来は入力信号がｎビットで
ある論理回路の場合、論理回路の最大遅延を求める場ｈ
２Ｉ″のテストベクタが必要であった方丈 本発明
の方法では 不定状態を用いることによりテストベクタ
は２ ｎ＊＋ に削減していも この削減されたテスト
ベクタ３と回路データ１により論理シミュレーション４
が実行され 各テストベクタに対する遅延値のみを記述
した遅延データ５が得られも この遅延データ５から最
大遅延検出処理６により最大遅延を検出することにより
対象となる論理回路の最大遅延７が得られも このことが第２図の入力装置２１で回路データを読み逃
水 テストベクタ作成装置２２で作成されたテストベク
タをもとに論理シミュレーション装置２３で論理シミュ
レーションが実行され その論理シミュレーション結果
をもとに最大遅延検出装置２４で最大遅延を検出し出力
装置２６で結果を表示することであも 次に 最大遅延７と最大遅延経路検出用のテストベクタ
３から最大″遅延経路検出用のテストベクタ作成処理８
が行われ 対象となる回路データで最大遅延を有するテ
ストベクタを選び出し そのテストベクタを回路データ
１に対するテストベクタ９とすも このテストベクタ９
と回路データｌから論理シミュレーション１０が実行さ
れ各ゲートに対する信号変化データ１１が得られも こ
の信号変化データ１１を用いて最大遅延経路検出処理１
２により最大遅延経路１３を検出すもこのことし 第２
図の入力装置２１で最大遅延と回路データを読み込みテ
ストベクタ作成装置２２で作成されたテストベクタをも
とに論理シミュレーション装置２３で論理シミュレーシ
ョンが実行され その論理シミュレーション結果をもと
に最大遅延経路検出装置２４で最大遅延経路を検出し出
力装置２６で結果を表示することであも次に 具体的に
第３図を用いて説明すも 第３図の論理回路の場合、入
力信号が４ビツトであるので、論理回路の最大遅延を求
めるのためには従来のシミュレーションによる方法でζ
友 第４図に示すように ００００〜１１１１までの１
６通りのテストベクタの後に００００〜１１１１までの
１６通りのテストベクタの組合せ合計２５６通りのテス
トベクタが必要であった 本実施例では第５図に示すよ
うに４ビツトの全てのテストベクタの前にＸ（不定）を
挿入し各ゲートの出力を不定にすることにより前の信号
に影響されないテストベクタとすム この場合、テスト
ベクタは３２通りに削減されも −船釣には 入力信号
がｎビットである論理回路の場合、論理回路の最大遅延
を求めるのに従来のシミュレーションによる方法でＧｉ
２”のテストベクタが必要であるｈｔ 本発明の方法で
Ｃヨ テストベクタは２ ｎ＊＋に削減されもこのこ
とより論理シミュレーション４の計算機時間は１ ／
２ ”に削減されることになも第３図の回路の場合、最
大遅延経路検出用テストベクタ作成処理８で作成される
テストベクタ９を第６図に示す。このテストベクタ９を
用いて論理シミュレーション１０を実行することにより
、第７図の信号変化データ１１が得られる。
ここで、最大遅延経路検出方法について説明すも テス
トベクタとして、信号０１０１の前にまず不定状態を人
力しているので、信号０１０工に対する各ゲートの変化
は一度だけとなも これにより、この各ゲートの信号変
化データを用い論理回路の終点から始点へ各ゲートの入
力信号の中で最後に変化する信号を遡っていくことによ
り最大遅延経路を検出することができも 第３図では まず最終ゲート３４に入力する信号の伝搬
時間を読み取も このノアゲート３４の入力信号はａと
ｇであるので、 ａとｇの中で一番遅れて伝搬する信号
ｇを選択すも 次に信号ｇを出力するナントゲート３３
の入力信号の伝搬時間を読み取り、ｂとｆの中で遅れて
伝搬するｆを選択すも 以下同様に信号ｅと信号ｄを選
択すもな耘 ３１はインバー久 ３２はノアゲートであ
ム これにより、第３図の論理回路の最大遅延経路はｄ
→ｅ−＊ ｆ −＊ ｇ −ｂ ｈの経路であることが
わかん 発明の詳細 な説明したように 本発明によれば 回路データにより
生成されるテストベクタの各テストベクタ間において論
理回路の各素子の出力を不定にすることにより、前のテ
ストベクタの結果に影響されることなく、論理回路の論
理的に意味のある経路の遅延が計算されるために 人手
を介さずに自動的に最大遅延及び最大遅延経路を行える
ので、従来のタイミング検証方法で問題となっていた計
算機時肌 結果の出力リスｈｔ 確認のための人手工
数、信号経路の選定のための人手工数などを削除できも
トベクタとして、信号０１０１の前にまず不定状態を人
力しているので、信号０１０工に対する各ゲートの変化
は一度だけとなも これにより、この各ゲートの信号変
化データを用い論理回路の終点から始点へ各ゲートの入
力信号の中で最後に変化する信号を遡っていくことによ
り最大遅延経路を検出することができも 第３図では まず最終ゲート３４に入力する信号の伝搬
時間を読み取も このノアゲート３４の入力信号はａと
ｇであるので、 ａとｇの中で一番遅れて伝搬する信号
ｇを選択すも 次に信号ｇを出力するナントゲート３３
の入力信号の伝搬時間を読み取り、ｂとｆの中で遅れて
伝搬するｆを選択すも 以下同様に信号ｅと信号ｄを選
択すもな耘 ３１はインバー久 ３２はノアゲートであ
ム これにより、第３図の論理回路の最大遅延経路はｄ
→ｅ−＊ ｆ −＊ ｇ −ｂ ｈの経路であることが
わかん 発明の詳細 な説明したように 本発明によれば 回路データにより
生成されるテストベクタの各テストベクタ間において論
理回路の各素子の出力を不定にすることにより、前のテ
ストベクタの結果に影響されることなく、論理回路の論
理的に意味のある経路の遅延が計算されるために 人手
を介さずに自動的に最大遅延及び最大遅延経路を行える
ので、従来のタイミング検証方法で問題となっていた計
算機時肌 結果の出力リスｈｔ 確認のための人手工
数、信号経路の選定のための人手工数などを削除できも
第１図は本発明の一実施例におけるデータおよび計算機
処理の流れを示す概念＆ 第２図は第１図の処理を実現
する装置の全体阻 第３図は論理回路の一例を示す回路
は 第４図は第３図の論理回路に対する従来方法でのテ
ストベクタは 第５図は第３図の論理回路に対する本発
明でのテストベクタは 第６図は第３図の論理回路に対
する最大遅延経路検出用テストベクタ阻 第７図は第６
図のテストベクタに対する信号変化データ図であム ト・・回路デー久 ２・・・最大遅延検出用テストベク
タ作成処班 ３・・・テストベク久 ４・・・論理シミ
ュレーション、 ５・・・遅延デー久 ６・・・最大遅
延検出装置 ７・・・最大遅延 ８・・・最大遅延経路
検出用テストベクタ作成処凰 ９・・・テストベク久
ｌＯ・・・論理シミュレーション、 １３・・・最大遅
延経路２１・・・人力装置 ２２・・・テストベクタ作
成装置２３・・・論理シミュレーション装置 ２４・・
・最大遅延検出装置 ２５・・・最大遅延経路検出袋！
！、 ２６・・・出力装態
処理の流れを示す概念＆ 第２図は第１図の処理を実現
する装置の全体阻 第３図は論理回路の一例を示す回路
は 第４図は第３図の論理回路に対する従来方法でのテ
ストベクタは 第５図は第３図の論理回路に対する本発
明でのテストベクタは 第６図は第３図の論理回路に対
する最大遅延経路検出用テストベクタ阻 第７図は第６
図のテストベクタに対する信号変化データ図であム ト・・回路デー久 ２・・・最大遅延検出用テストベク
タ作成処班 ３・・・テストベク久 ４・・・論理シミ
ュレーション、 ５・・・遅延デー久 ６・・・最大遅
延検出装置 ７・・・最大遅延 ８・・・最大遅延経路
検出用テストベクタ作成処凰 ９・・・テストベク久
ｌＯ・・・論理シミュレーション、 １３・・・最大遅
延経路２１・・・人力装置 ２２・・・テストベクタ作
成装置２３・・・論理シミュレーション装置 ２４・・
・最大遅延検出装置 ２５・・・最大遅延経路検出袋！
！、 ２６・・・出力装態
Claims (6)
- （１）論理回路の各素子間の接続情報を記述した回路デ
ータから論理シミュレーション用のテストベクタを自動
的に生成する手段と、前記テストベクタの各々を流すに
先立ち、前記論理回路の全信号線を不定状態にする手段
と、前記テストベクタを使って前記論理回路のシミュレ
ーションを実行する手段と、シミュレーション結果を解
析して最大遅延を求める手段とを備え、論理回路の最大
遅延及び最大遅延経路の検出を効率的に行うことを特徴
とするタイミング検証方法。 - （２）論理回路の全信号線を不定状態にする手段として
、前記論理回路の全入力を不定状態にセットするテスト
ベクタを入力し、シミュレーションすることを特徴とす
る請求項１記載のタイミング検証方法。 - （３）テストベクタとして、入力信号の全ての組合せを
生成することを特徴とする請求項１または２記載のタイ
ミング検証方法。 - （４）論理回路の各素子間の接続情報を記述した回路デ
ータを入力する入力装置と入力された回路データから論
理シミュレーション用のテストベクタを自動的に生成す
る装置と、前記テストベクタの各々を流すに先立ち、前
記論理回路の全信号線を不定状態にする装置と、前記テ
ストベクタを使って前記論理回路のシミュレーションを
実行する装置と、シミュレーション結果を解析して論理
回路の最大遅延及び最大遅延経路の検出する処理装置と
、その処理装置で処理された結果を表示するための出力
装置とを備えたタイミング検証装置。 - （５）論理回路の全信号線を不定状態にする装置として
、前記論理回路の全入力を不定状態にセットするテスト
ベクタを入力し、シミュレーションすることを特徴とす
る請求項４記載のタイミング検証装置。 - （６）テストベクタとして、入力信号の全ての組合せを
生成することを特徴とする請求項４または５記載のタイ
ミング検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087947A JPH03286376A (ja) | 1990-04-02 | 1990-04-02 | タイミング検証方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087947A JPH03286376A (ja) | 1990-04-02 | 1990-04-02 | タイミング検証方法とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286376A true JPH03286376A (ja) | 1991-12-17 |
Family
ID=13929084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087947A Pending JPH03286376A (ja) | 1990-04-02 | 1990-04-02 | タイミング検証方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120890B2 (en) | 2002-10-28 | 2006-10-10 | Kabushiki Kaisha Toshiba | Apparatus for delay fault testing of integrated circuits |
-
1990
- 1990-04-02 JP JP2087947A patent/JPH03286376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120890B2 (en) | 2002-10-28 | 2006-10-10 | Kabushiki Kaisha Toshiba | Apparatus for delay fault testing of integrated circuits |
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