JPH03286607A - 微小電流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） この発明は、例えば半導体集積回路の信号伝送における
オフセットキャンセル回路等の電子回路に用いられる電
流アッテネータ回路の改良に関（従来の技術） 周知のように、電子回路においては、その実装密度の向
上とコストの低減とが大きな課題となっている。このた
め、集積回路（ＩＣ）の設計に際しては、ＩＣの周辺部
品をＩＣ内部に内蔵することや、ＩＣの周辺部品に安価
な部品か使えるようにする工夫がなされている。

オーディオ信号を扱うＩＣの場合、信号の入力部は、回
路間の信号基準電位の差異を除くため、第３図に示すよ
うに、入力信号Ｖｉｎを外付けのコンデンサＣ１により
ＡＣ（交流）結合している。

このコンデンサＣ１により外部回路とＩＣ内部回路との
直流電位差を吸収し、ＩＣ内では所望の基準電位Ｖ　ｒ
ｅｒになるように直流電位を再供給している。交流的に
は、人力信号Ｖｉｎは、コンデンサＣ１をそのまま通過
していくが、厳密には、第３図に示すＡＣ結合回路は、
コンデンサＣ１と抵抗Ｒ１とで決まる次のようなバイパ
ス伝達特性をもっている。

Ｈ（ｓ）　＝　５−Ｃ１・Ｒ１／（１＋５−ＣＬ−Ｒ１
）　　　　　　　−（１）したがって、このバイパス伝
達特性のカットオフ周波数は、 ｆｃ＝　１　／　２　ｙｒ　・Ｃ１−Ｒ１−（２）とな
る。ＨｉＦｉ　　（ハイファイ）オーディオ信号として
は、信号処理全体として２０Ｈｚ以上の帯域を持つ必要
があり、このためには−段当たりおよそ２Ｈｚ以下のカ
ットオフ周波数にしておく必要かある。また、このＡＣ
結合回路の抵抗Ｒ１の値を大きくしすぎると、ＩＣチッ
プ上での占有面積が大きくなって不経済になるばかりで
なく、バッファ１１の入力電流がこの抵抗Ｒを流れるこ
とにより発生するオフセットが大きくなってしまう。そ
こで、抵抗Ｒ１の値は、通常３０にΩ程度以下に選ばれ
る。ｆ　ｃ−２Ｈｚ　、Ｒ１＝３０にΩのときのコンデ
ンサＣｔの容量を計算すると、上記（２）式より、 Ｃ−１／　２　ｙｒ　−ｆｃ−Ｒ１ −２，７Ｘ１０−６−２．７μＦ　　　　　　・・・（
３）となる。すなわち、第３図に示す回路をオーディオ
信号のＡＣ結合回路として使用した場合、結合キャパシ
タであるコンデンサＣ１の容量値としては、２．７μＦ
以上が必要ということになり、高価な電解コンデンサを
使用せざるを得ないことになる。

ところが、近年、ＩＣの大規模化が進むにつれて、上述
したようなベースバンド信号の結合もＩＣ内部で行なう
ようにするための開発が盛んになってきている。第４図
は、このような集積回路の一例を示している。この回路
は、出力端子１２の電位を基準（接地）電位と比較し、
その差分をトランスコンダクタンス回路１３とコンデン
サＣ２とで積分して直流検出し、入力端子１４の電位を
抵抗Ｒ２，Ｒ３でレベルシフトすることにより、出力端
子１２の電位を基準電位と等しくなるようにさせるフィ
ードバック制御が行なわれる。

演算増幅器１５及び抵抗Ｒ４，Ｒ５は、レベルシフトに
伴う利得損失を増幅して補い、トータルの通過帯利得か
“１”　　（ＯｄＢ）となるようにしている。このよう
にして、第４図に示す回路は、人力の直流電位のばらつ
きに対しては、出力端にて直流電位か一定となるように
働き、交流信号に対しては、そのまま利得ＯｄＢで伝送
するという、オフセットキャンセル回路として動作する
。

第４図に示す回路の入力端子１４から出力端子１２まで
の伝達関数を計算すると、 Ｒ２−Ｒ４−Ｒａ Ｒ３＝Ｒ５＝Ｒｂ とした場合、 Ｖｏｕｔ／　Ｖｉｎ −（Ｓ−ＮＣ２／ｇｍ）　（Ｒｂ／Ｒａ）／（（Ｓ−Ｎ
Ｃ２／ｇｍ）　（Ｒｂ／Ｒａ）＋１１・・・（４） となる。このため、このカットオフ周波数は、ｆｃ　−
（ｇｍ／　２　ｙｒ　−ＮＣ２）　（Ｒａ／Ｒｂ）　　
　　　　・＝　（５）となる。

ここで、第４図に示す回路を完全にオンチップ上で実現
する場合、チップコストの経済性を考えると、コンデン
サＣ２の容量は５０ｐＦ程度が上限となる。このため、
Ｎ　−１，Ｒａ　／Ｒｂ　−１／４としても、カットオ
フ周波数が２Ｈｚ以下の帯域を確保するためには、上記
（５）式より、ｇ…≦　２．５Ｘ　１Ｏ−９（ｓ）　　
　　　　　　　　・・・（６）という超微小トランスコ
ンダクタンス回路１３か必要となることがわかる。とこ
ろか、このようなトランスコンダクタンス回路１３のｇ
ｍ値は、内部の抵抗Ｒにて決まり、この場合、 Ｒ≧４００ＭΩ　　　　　　　　　　　　　（７）とい
う超大抵抗か必要となる。標準的なプロセスとしてシー
ト抵抗値か２００Ω／口、抵抗の最小幅と最小間隔とが
共に５μｍであるとすると、子の抵抗を実現するための
長さは、なんと１０ｍとなり、ＩＣチップ上で１００ｍ
ｍ２もの面積を必要とすることになる。

そこで、第４図の回路において、トランスコンダクタン
ス回路１３の出力側に電流アッテネータ回路１６を置き
、出力電流１　ｏｕｔを超微小電流に変えることが考え
られている。チップコストの経済性を考えたトランスコ
ンダクタンス回路１３の内部抵抗Ｒの上限を１００にΩ
とすると、カットオフ周波数が２Ｈｚ以下の帯域を確保
するためには、アッテネート比Ｎが Ｎ≧４０００　　　　　　　　　　　　　　　　　　　
　　・・・（８）であればよいことになる。ところが、
４０００以上もの電流比を得るような回路を実現するこ
とは容易なことではなく、仮に通常のカレントミラーを
用いたとしても、何段かの縦続接続が必要となり、回路
規模の増大を招くばかりでなく、その精度も劣化する。

そこで、従来より、文献（ＩＥＥＥ　ＪＯ［ＪＲＮＡＬ
　０ＦＳＱＬＩＤ−８ＴＡＴＥ　ＣＩＲＣυＩＴＳ、　
ＶＯＬ　２４．　ＮｏＪ、　ＪＬＩＮＥ１９８９）にお
いて、第５図に示すような回路が紹介されている。この
回路は、電流の折り返し回路を用いることなく、バイア
ス回路で設定した電流比と等しいアッテネート比が、信
号電流に対しても得られるようにしたものである。今、
第５図の回路において、各トランジスタのベース電流は
コレクタ電流に比べて十分に小さく無視できるものとし
て回路動作を考える。

まず、トランジスタＱ１のコレクタ電流をＩｔとすると
、トランジスタＱ２はトランジスタＱ１とカレントミラ
ー構成になっているので、そのコレクタ電流はエミッタ
面積だけ比例増大したものとなりｍ２　　　Ｉｆとなる
。トランジスタＱ３のコレクタ電流は、トランジスタＱ
ｌ、Ｑ２のコレクタ電流の和であるので（ｍ２＋１）Ｉ
ｔとなる。

さらに、トランジスタＱ４はトランジスタＱ３とカレン
トミラー構成になっているので、そのコレクタ電流はエ
ミッタ面積だけ比例増大したものとなりｍｌ　　（ｍ２
　＋１）ＩＩとなる。トランジスタＱ５を流れる電流は
、トランジスタＱ２．Ｑ４のコレクタ電流の和であるか
ら、 ｍ２−１１＋ｍｌ（ｍ２＋ＩＨ１−（ｍｌ・１１１２十
ｍｌ＋ｍ２）Ｉｆ　−・（９）となる。また、抵抗Ｒ８
を流れる電流は、１１＋Ｉ　Ｏｕｔである。

そこで、単位ＮＰＮ　Ｉ−ランジスタのＩｓ　　（逆方
向飽和電流）をＩｓＮとし、単位ＰＮＰトランジスタの
ＩｓをＩｓＰとし、熱電圧をＶｔ（−ｋＴ／ｑ）とする
と、トランジスタＱＢ、Ｑ７の間に次の関係が成立する
。

ＶＴ・Ｉｎ（ｆｉｎ／１１　　・１５Ｎ）−ＶＴ　・Ｉ
ｎ（ｌｏｕｔ／１５Ｐ）　＋　Ｒ６（ＩｌｌＩｏｕｔ）
　　　　−（ＩＱ＞また、トランジスタＱ５．Ｑ８にお
いて次の関係が成立する。

ＶＴＩｎｌ（ｎローｍ２４−ｍｌ十ｍ２）Ｉｆ／１５Ｎ
ｌ＝ＶＴ・１１１（ＩＩ、ＡＲ２・１５Ｐ）＋Ｒ６（１
１＋Ｉｏｕｔ）−（１１）（１０）、（１１）式より両
辺を引き算すると、ＶＴ・Ｉｎｆｌｊｎ／ｊ？　Ｉ　　
・（ｌＩＩ２１２＋ｍｌ＋ｍ２）Ｉｌｌ−ＶＴ・Ｉｎ　
（Ｉｌｌ　２　　・１ｏｕｔ／目）　　　　　　　−１
１２＞となり、これを整理して、 １ｏｕｔ−ｉｆ／Ｎ　１−１）　２　（ＩＩｌｌ−ｍ２
＋ＩＨ１ｍ２）ｌｌｉｎ　　　　　−（１３）となる。

すなわち、この式は、４組のエミッタ面積の比の積で決
まる比率で信号電流をアッテネートするという機能を果
たしていることを意味している。このように、４個のカ
レントミラー回路を縦続接続した場合と同じ機能を有す
る回路が、より簡単な構成で実現できる。今、 ｍｌ　−ｍ２　＝８．　Ｄ　ｌ　−１０，４７２−５−
（１４）とすると、 １ｏｕｔ＝　（１）４０００）ｉｎ　　　　　　　　　
　　　　　　　　−（１５）となり、Ｎ−４０００で上
記（８）式を満足することができる。なお、第５図にお
いて、トランジスタＱ９．ＱＩＯおよび抵抗Ｒ７は、ス
タートアップ回路を構成している。

このように、第５図に示す電流アッテネータ回路は、比
較的簡単な構成で大きなアッテネート比か得られ、しか
もその比はトランジスタのエミツタ面積比だけで決まり
、温度や電源電圧ＶＣＣに依存しないという利点を有す
る。

しかしなから、第５図に示した従来の電流アッテネータ
回路では、Ｎ−４０００という大きな比を得るためには
、（１４）式に示すように、エミツタ面積比として５〜
１０のトランジスタベアが４個も必要になり、やはり大
きなチップ面積を必要とすることになる。また、第５図
の回路例において、トランジスタＱｌ、Ｑ２．Ｑ４のコ
レクタ電流比は、 １　：　ｔｉ２＋Ｉ　：　ａ＋１（ｍ２＋１）　　　　
　　　　　　　−＝　（１６）であり、（１４）式の例
では、 １：９ニア２ となる。このように、バイアス電流に大きな比が必要な
ため、特にトランジスタＱ４のコレクタ電流として大電
流か必要になることや、トランジスタのエミッタ接地電
流増幅率（β）の低下が電流比に誤差を生じさせる原因
になること等の問題が生じる。

（発明が解決しようとする課題） 以上のように、従来の電流アッテネータ回路では、大き
なチップ面積が必要になることや、バイアス回路に大き
な電流比が必要であること、及びトランジスタのβのば
らつきによる誤差が生じ易くなる等の種々の問題を有し
ている。

そこで、この発明は上記事情を考慮してなされたもので
、構成簡易にしてチップ面積が少なくて済み、しかも大
電流や大きな電流比等を必要としない極めて良好な電流
アッテネータ回路を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） この発明に係る電流アッテネータ回路は、ベース・コレ
クタが共通接続されて電流入力端となされ、エミッタが
基準電位点に接続された第１のトランジスタと、この第
１のトランジスタと同極性でベースが電流入力端に接続
された第２のトランジスタと、この第２のトランジスタ
のエミ・ツタに基準電位に対して熱電圧に比例した電圧
を印加する電圧発生手段とを備え、第２のトランジスタ
のコレクタを電流出力端とするように構成したものであ
る。

（作用） 上記のような構成によれば、電圧発生手段によってトラ
ンジスタの電圧から電流への指数変換特性を利用して、
第２のトランジスタのコレクタ電流を指数関数的に低減
させることができ、比較的小さな抵抗比及びエミツタ面
積比で大きなア・ソテネート比を得ることができ、構成
簡易にしてチップ面積が少なくて済み、しかも大電流や
大きな電流比等を必要としなくて済むものである。

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、カレントミラー回路を構
成する、エミ・フタ面積比Ｄ：１の一対のＮＰＮ型のト
ランジスタＱｌｌ、　　Ｑ１２のうち、出力側となるト
ランジスタＱｌｌのエミッタに、熱電圧ＶＴに比例した
電圧を発生する電圧源１７を設けている。このような構
成によれば、電圧源１７の出力電圧をｋＶＴ　　（ｋは
比例定数）とすると、ベース電流を無視すれば、 ＶＴｌｎ（ｆｉｎ／ｌ　　１５Ｎ）−ｋ・ＶＴ＋ＶＴ・
１ｎ（ｌｏｕｔ／１５Ｎ）・・・（１７〉 か成立する。これを変形すると、 １ｉｎ／　Ｄ　ＩｓＮ　−ｅ　’　（ｌｏｕｔ／１５Ｎ
）　　　　−（１ｇ）すなわち、 １ｏｕｔ−（１／　ｉ）　　ｅ　”　　）ｌｉｎ　　　
　　　　　　　−（１９）となる。つまり、ｅｌの部分
が指数関数となり、ｋの値かそれ程大きくなくても大き
な減衰比を得ることができる。しかも、このアッテネー
ト比は、第５図に示した従来の回路と同様に温度や電源
電圧ＶＣＣの変動による影響を全く受けないという利点
を維持している。

二こて、第２図は、熱電圧ＶＴに比例した電圧を発生す
る電圧源１７まても含めた、実際の回路例を示している
。各トランジスタのベース電流は、コレクタ電流に比べ
て十分に小さく無視できるものとして考えると、トラン
ジスタＱ　１３．　　Ｑ　１４か電流アッテネート部分
を構成し、残りの部分か電圧源１７に対応している。す
なわち、電流源１８゜１９で表わすカレントミラー回路
により、トランジスタＱ　１５．　　Ｑ　１Ｂのコレク
タ電流は等しくなるように制御される。このため、トラ
ンジスタＱ１５゜ＱＩＢのエミッタ面積の差によって生
した電圧ｖＴ・１ｎ１１１ か抵抗Ｒ８に印加されることになり、この結果、トラン
ジスタＱ　１５．　　Ｑ　１ｇに流れる電流１１５，１
１６は、それぞれ １１５−１１６＝　ＶＴ　・Ｉｎ　ｒＩｌ／　Ｒ８−（
２０）で表わされる。さらに、この２つの電流１１５゜
１１６の和の電流が抵抗Ｒ９に流れることになるため、
この抵抗Ｒ９で発生する電圧Ｖ９は、Ｖ９−２（Ｒ９／
Ｒ８）　・ＶＴ−Ｉｎ　ｖ　　　　　　　−（２１）と
なる。ここで、トランジスタＱ１７を流れる電流を１１
７とすると、トランジスタＱ　１６．　　Ｑ　１７に関
して、 Ｒ９（１１７＋１ｏｕｔ）＋ＶＴ−Ｉｎ（１１７／２ｒ
ｓＮ）＝　Ｉ？９（１１５＋１１８）＋　ＶＴ　・　Ｉ
ｎ（ＪｌＢ／１５Ｎ）　　　　　＝−（２２）が成立す
る。ここで、Ｉｏｕｔ＜１１７であるから、１１７＋１
ｏｕｔ　−１１７ と近似し、Ｉ　１５−１１６であることを用いて変形す
ると、 ＶＴ・Ｉｎ（１１７／２１１６）−Ｒ９（２１１Ｂ−１
１７）　　−（２３）となり、これを解くと、 １１７奪２１１Ｂ　　　　　　　　　　　　　・・・〈
２４〉となる。このため、抵抗ＲＩＯで発生する電圧Ｖ
ＩＯは、（２０）、　　（２４）式より、 ＶＩＯ−２（ＲＩＯ／Ｒ８）　ＶＴ−Ｉｎ　ｔｎ　　　
　　　−（２５）となって、Ｒ９−ＲＩＯであれば、（
２１）式のＶ９と全く等しくなる。このようにトランジ
スタＱ１４のエミッタには、熱電圧ＶＴに比例した電圧
を発生させることかできる。

したがって、トランジスタＱ１３．　　Ｑ１４について
ＶＴ・　Ｉｎ（ｌｉｎ／１）ｌｓＮ） ＝　２（ＲＩＯ／Ｒ８）　　ＶＴ・Ｉｎ　ｍ＋ＶＴ・Ｉ
ｎ（ｌｏｕｔ／１５Ｎ）・・・（２６） が成立し、これを変形すると、 １ｉｎ／　Ｄ　１５Ｎ−ｍ　２Ｒ１０′Ｒ８・（ｌｏｕ
ｔ／１ｓＮ）　−＝　（２７）すなわち、 ｌｏｕｔｍ　（１／　Ｄ　ｍ　２Ｒ”′Ｒ８）ｆｉｎ　
　　　　−（２８）となる。すなわち、この式は、トラ
ンジスタのエミッタ面積の比とその抵抗比の指数関数と
で決まる比率で信号をアッテネートするという機能を果
たしていることがわかる。今、例えば、Ｄ　＝１．　ｍ
−４，ＲＩＯ／Ｒ８−３・（２９）とすると、 １ｏｕｔ＝　（１／４０９Ｂ）ｌｉｎ　　　　　　　　
　　−＝　（３０）となり、（８）式を満足することが
できる。そして、（２つ）式に示した条件は、先に（１
４）式に示した条件に対してかなり小さい比で済んでお
り、大きなチップ面積を必要とすることかなくなる。な
お、第２図中トランジスタＱ１８．　Ｑ１９及び抵抗Ｒ
１１は、スタートアップ回路である。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することかできる。

［発明の効果コ 以上詳述したようにこの発明によれば、構成簡易にして
チップ面積が少なくて済み、しかも大電流や大きな電流
比等を必要としない極めて良好な電流アッテネータ回路
を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る電流アッテネータ回のＡＣ結合
を説明するためのブロック回路構成図、路を示す回路構
成図である。 １１・・・バッファ、１２・・・出力端子、１３・・・
トランスコンダクタンス回路、１４・・・入力端子、１
５・・・演算増幅器、１６・・・電流アッテネータ回路
、１７・・・電圧源、１８．１９・・・電流源。 第１図 ） Ｃ１ 第 図

Claims (1)

【特許請求の範囲】
1. ベース・コレクタが共通接続されて電流入力端となされ
   、エミッタが基準電位点に接続された第１のトランジス
   タと、この第１のトランジスタと同極性でベースが前記
   電流入力端に接続された第２のトランジスタと、この第
   ２のトランジスタのエミッタに前記基準電位に対して熱
   電圧に比例した電圧を印加する電圧発生手段とを具備し
   、前記第２のトランジスタのコレクタを電流出力端とす
   るように構成してなることを特徴とする電流アッテネー
   タ回路。