JPH03288190A - 表示コントローラアクセス制御回路 - Google Patents
表示コントローラアクセス制御回路Info
- Publication number
- JPH03288190A JPH03288190A JP8908990A JP8908990A JPH03288190A JP H03288190 A JPH03288190 A JP H03288190A JP 8908990 A JP8908990 A JP 8908990A JP 8908990 A JP8908990 A JP 8908990A JP H03288190 A JPH03288190 A JP H03288190A
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- JP
- Japan
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- display controller
- signal
- rewriting
- display
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＣＤ （液晶デイスプレィ）、プラズマ
デイスプレィ等のラスクスキャン型表示装置の表示コン
トローラへの制御用ＣＰＵからのアクセスタイミングを
制御する表示コントローラアクセス制御回路に関する。
デイスプレィ等のラスクスキャン型表示装置の表示コン
トローラへの制御用ＣＰＵからのアクセスタイミングを
制御する表示コントローラアクセス制御回路に関する。
［従来の技術］
従来、表示コントローラの内部レジスタへの書き込み回
路は例えば、第４図の様に構成されていた。即ち、制御
用ＣＰＵ （中央演算処理装置）５と表示コントロー
ラ１とは直接接続されており、第５図に示すように表示
コントローラ１側からの帰線時間１表示時間を識別する
信号（第４図のＤＴＭＧ信号、ここでは“Ｈ”レベルで
表示時間、“Ｌ”レベルで帰線時間を表わしているもの
とする）を入力ボート１５を用いてソフトウェア的に検
知し、帰線時間にのみ書き込みを行なうという処理手順
にしない限り、ハードウェア的に表示時間内に表示コン
トローラ１の内部レジスタが書きかえられることを禁止
する構成とはなっていなかった。
路は例えば、第４図の様に構成されていた。即ち、制御
用ＣＰＵ （中央演算処理装置）５と表示コントロー
ラ１とは直接接続されており、第５図に示すように表示
コントローラ１側からの帰線時間１表示時間を識別する
信号（第４図のＤＴＭＧ信号、ここでは“Ｈ”レベルで
表示時間、“Ｌ”レベルで帰線時間を表わしているもの
とする）を入力ボート１５を用いてソフトウェア的に検
知し、帰線時間にのみ書き込みを行なうという処理手順
にしない限り、ハードウェア的に表示時間内に表示コン
トローラ１の内部レジスタが書きかえられることを禁止
する構成とはなっていなかった。
［発明が解決しようとする課題〕
しかしながら、上記のような従来例では、表示時間内に
内部レジスタが書き替えられることをハードウェア的に
禁止する構成とはなっていないので次のような欠点があ
った。
内部レジスタが書き替えられることをハードウェア的に
禁止する構成とはなっていないので次のような欠点があ
った。
■第５図に示すような処理手順によらずに、内部レジス
タが表示時間内（ＤＴＭＧ ＝“Ｈ”）に書き替えられ
た場合にはその書きかえの瞬間画面がフラッシュ（ｆｌ
ａｓｈ ）する。
タが表示時間内（ＤＴＭＧ ＝“Ｈ”）に書き替えられ
た場合にはその書きかえの瞬間画面がフラッシュ（ｆｌ
ａｓｈ ）する。
■上記■の欠点を防止するためには内部レジスタの書き
かえ毎に、第５図に示すような処理手順（ループ）を挿
入する必要があり、そのためソフトウェアが煩雑となる
。
かえ毎に、第５図に示すような処理手順（ループ）を挿
入する必要があり、そのためソフトウェアが煩雑となる
。
■制御用（：ＰＵ ５の処理速度を落としたい場合に、
第５図の処理手順（ループ）において、帰線時間（ＤＴ
ＭＧ ：“Ｌ”となる期間）をソフトウェアが見落とし
てしまう確立が高くなり、無用なオーバヘッドが生じる
。
第５図の処理手順（ループ）において、帰線時間（ＤＴ
ＭＧ ：“Ｌ”となる期間）をソフトウェアが見落とし
てしまう確立が高くなり、無用なオーバヘッドが生じる
。
本発明の目的は、上記のような欠点を除去し、ソフトウ
ェアへの負荷を増大させることな（、かつ制御用ＣＰＵ
の処理速度が低下した場合に無用なオーバヘッドを生ず
ることなく、画面フラッシュのないレジスタの書きかえ
による表示モードの切替等が可能となる表示コントロー
ラアクセス制御回路を提供することにある。
ェアへの負荷を増大させることな（、かつ制御用ＣＰＵ
の処理速度が低下した場合に無用なオーバヘッドを生ず
ることなく、画面フラッシュのないレジスタの書きかえ
による表示モードの切替等が可能となる表示コントロー
ラアクセス制御回路を提供することにある。
［課題を解決するための手段］
上記目的を達成するため、本発明は、制御用ＣＰＵから
表示コントローラの内部レジスタへの書き込み要求に対
して、帰線時間の到来を待って前記内部レジスタの書き
替え開始を許可し、かつ当該帰線時間内に当該書き替え
が終了するように、前記制御用ＣＰＵから前記表示コン
トローラへのアクセスタイミングを制御する。
表示コントローラの内部レジスタへの書き込み要求に対
して、帰線時間の到来を待って前記内部レジスタの書き
替え開始を許可し、かつ当該帰線時間内に当該書き替え
が終了するように、前記制御用ＣＰＵから前記表示コン
トローラへのアクセスタイミングを制御する。
［作 用］
本発明では任意のタイミングで表示コントローラの内部
レジスタへの書き込みを制御用ＣＰＵが行おうとしても
、帰線時間の到来を待ってレジスタの書きかえが開始さ
れ、かつ当該帰線時間内に当該書きかえが終了するよう
に上記制御用ＣＰＵ及び表示コントローラへの各信号を
制御する表示コントローラアクセス制御回路を設けたの
で、ソフトウェアへの負荷を増大させず、かつ、制御用
ＣＰＵの処理速度が低下した場合に無用なオーバーヘッ
ドを生ずることな（、画面フラッシュのないレジスタの
書きかえによる表示モードの切替等が可能となる。
レジスタへの書き込みを制御用ＣＰＵが行おうとしても
、帰線時間の到来を待ってレジスタの書きかえが開始さ
れ、かつ当該帰線時間内に当該書きかえが終了するよう
に上記制御用ＣＰＵ及び表示コントローラへの各信号を
制御する表示コントローラアクセス制御回路を設けたの
で、ソフトウェアへの負荷を増大させず、かつ、制御用
ＣＰＵの処理速度が低下した場合に無用なオーバーヘッ
ドを生ずることな（、画面フラッシュのないレジスタの
書きかえによる表示モードの切替等が可能となる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図、第２図及び第３図は本発明の一実施例を示す。
第１図は全体の回路構成を示し、ここで１は表示デバイ
ス（表示装置）３を制御する表示コントローラ、２は表
示コントローラのアクセスタイミングを制御するアクセ
ス制御回路である。表示デバイス３はＬＣＤ 、プラズ
マデイスプレィなどの表示デバイスである。４は表示デ
ータを貯えるビデオＲＡＭ （ランダムアクセスメモ
リ）、５は制御用ＣＰＵである。６はアドレスデータ伝
送用のパスライン、７はビデオＲＡＭ ４のデータを表
示コントローラ１に伝送するための信号ライン、８はク
ロックを発生する発振回路である。
ス（表示装置）３を制御する表示コントローラ、２は表
示コントローラのアクセスタイミングを制御するアクセ
ス制御回路である。表示デバイス３はＬＣＤ 、プラズ
マデイスプレィなどの表示デバイスである。４は表示デ
ータを貯えるビデオＲＡＭ （ランダムアクセスメモ
リ）、５は制御用ＣＰＵである。６はアドレスデータ伝
送用のパスライン、７はビデオＲＡＭ ４のデータを表
示コントローラ１に伝送するための信号ライン、８はク
ロックを発生する発振回路である。
第２図は第１図のアクセス制御回路２の詳細を示す。こ
こで、９Ａ〜９Ｅはゲート回路、１０は信号ＤＴＭＧを
反転するインバータ回路、１１〜１４はフリップフロッ
プである。
こで、９Ａ〜９Ｅはゲート回路、１０は信号ＤＴＭＧを
反転するインバータ回路、１１〜１４はフリップフロッ
プである。
第３図は第２図のアクセス制御回路の入出力信号のタイ
ミングを示す。
ミングを示す。
ここで、Ｃ３は制御用ＣＰＵ５から出力する表示コント
ローラ１の内部レジスタのチップセレクト信号、１０Ｗ
Ｒ，１０ＲＤはそれぞれ制御ＣＰＵ５からの各ライト・
リードタイミング設定信号である。ＲＥＡＤＹは制御用
ＣＰＵ５のウェイト要求信号であり、同信号が“Ｈ”の
ときに制御用ＣＰＵ５がウェイトサイクルにはいり、ウ
ェイト前の状態を保持する。ＤＴＭＧは表示デバイス３
が帰線時間内にいるか、表示時間内にいるかを表示コン
トローラｌが表わす信号であり、同信号が“Ｌ”のとき
に表示デバイス３が帰線時間にいることを示している。
ローラ１の内部レジスタのチップセレクト信号、１０Ｗ
Ｒ，１０ＲＤはそれぞれ制御ＣＰＵ５からの各ライト・
リードタイミング設定信号である。ＲＥＡＤＹは制御用
ＣＰＵ５のウェイト要求信号であり、同信号が“Ｈ”の
ときに制御用ＣＰＵ５がウェイトサイクルにはいり、ウ
ェイト前の状態を保持する。ＤＴＭＧは表示デバイス３
が帰線時間内にいるか、表示時間内にいるかを表示コン
トローラｌが表わす信号であり、同信号が“Ｌ”のとき
に表示デバイス３が帰線時間にいることを示している。
ＷＲはアクセス制御回路２が生成するライト信号であり
、同信号が表示コントローラ１に入力されることにより
レジスタの書きかえタイミングが適正に制御される。Ｃ
ＬＫはその周期が上記の帰線時間よりも十分に短く、か
つ、表示コントローラエが要求するライト信号のパルス
幅よりも十分に長いクロック信号である。ＣＬＫＯは表
示コントローラ１の動作クロックである。本実施例の回
路が適正に差動するためには、例えば信号ＣＬＫとＣＬ
ＫＯの位相が固定されていることにより、信号り丁ＭＧ
とＣＬＫの位相関係が固定していることが条件となる。
、同信号が表示コントローラ１に入力されることにより
レジスタの書きかえタイミングが適正に制御される。Ｃ
ＬＫはその周期が上記の帰線時間よりも十分に短く、か
つ、表示コントローラエが要求するライト信号のパルス
幅よりも十分に長いクロック信号である。ＣＬＫＯは表
示コントローラ１の動作クロックである。本実施例の回
路が適正に差動するためには、例えば信号ＣＬＫとＣＬ
ＫＯの位相が固定されていることにより、信号り丁ＭＧ
とＣＬＫの位相関係が固定していることが条件となる。
また、ＲＥＳＥＴは制御用ＣＰＵ５から出力されるアク
セス制御回路２のリセット信号である。
セス制御回路２のリセット信号である。
第２図及び第３図に示すようにリセット信号ＲＥＳＥＴ
が“Ｌ”となることにより初期化されたのち、制御用Ｃ
ＰＵ５が表示コントローラ１の内部レジスタにデータを
書き込もうとすると、チップセレクト信号Ｃ８が“Ｌ”
となり、及びそののちライトタイミング設定信号ｉ ０
ＷＲが“Ｌ”となる。
が“Ｌ”となることにより初期化されたのち、制御用Ｃ
ＰＵ５が表示コントローラ１の内部レジスタにデータを
書き込もうとすると、チップセレクト信号Ｃ８が“Ｌ”
となり、及びそののちライトタイミング設定信号ｉ ０
ＷＲが“Ｌ”となる。
すると、■の信号線（ゲート回路９Ａの８力信号線）が
“Ｈ”となることによって、フリップフロップ１１がセ
ットされ、ウェイト要求信号ＲＥＡＤＹが“Ｈ”となっ
て、制御用ＣＰＵ５はチップセレクト信号Ｃ３およびラ
イトタイミング設定信号■■を“Ｌ”にし、またデータ
バスを内部レジスタに書き込みたい値に保ったまま、ウ
ェイトサイクルにはいる。
“Ｈ”となることによって、フリップフロップ１１がセ
ットされ、ウェイト要求信号ＲＥＡＤＹが“Ｈ”となっ
て、制御用ＣＰＵ５はチップセレクト信号Ｃ３およびラ
イトタイミング設定信号■■を“Ｌ”にし、またデータ
バスを内部レジスタに書き込みたい値に保ったまま、ウ
ェイトサイクルにはいる。
ウェイト要求信号ＲＥＡＤＹが“Ｈ”となると、フリッ
プフロップ１２のクリア（ＣＬＥＡＲ）状態が解除され
、その直後に信号ＤＴＭＧが“Ｌ” （帰線時Ｍ）とな
った瞬間に、フリップフロップ１２がセットされる。
プフロップ１２のクリア（ＣＬＥＡＲ）状態が解除され
、その直後に信号ＤＴＭＧが“Ｌ” （帰線時Ｍ）とな
った瞬間に、フリップフロップ１２がセットされる。
フリップフロップ１３及びフリップフロップ１４はＤＴ
ＭＧ信号をそれぞれ信号ＣＬＫの立ち上がりの１回分及
び２回分遅延させた信号を生成するものであり、フリッ
プフロップ１２〜１４の出力をゲート回路によって処理
することによって、信号ＤＴＭＧが“Ｌ”となった直後
のクロック信号ＣＬＫの立ち上がりで、クロック信号Ｃ
ＬＫ−周期分だけ“Ｌ”となる信号が生成される。この
信号を表示コントローラ１のライト信号として用いるこ
とにより、ウェイトサイクルによって保持されているデ
ータバスの値が必ず帰線時間内に当該内部レジスタに書
きこまれることとなる。
ＭＧ信号をそれぞれ信号ＣＬＫの立ち上がりの１回分及
び２回分遅延させた信号を生成するものであり、フリッ
プフロップ１２〜１４の出力をゲート回路によって処理
することによって、信号ＤＴＭＧが“Ｌ”となった直後
のクロック信号ＣＬＫの立ち上がりで、クロック信号Ｃ
ＬＫ−周期分だけ“Ｌ”となる信号が生成される。この
信号を表示コントローラ１のライト信号として用いるこ
とにより、ウェイトサイクルによって保持されているデ
ータバスの値が必ず帰線時間内に当該内部レジスタに書
きこまれることとなる。
こののち信号ＤＴＭＧが“Ｈ”となるとフリップフロッ
プ１２はセットされているので、フリップフロップ１２
のクリア端子の■の信号線が“Ｌ”となり、フリップフ
ロップ１１．ついでフリップフロップ１２がともにリセ
ットされる。更にこれによってゲート１１の■の信号線
も“Ｈ”に戻る。フリップフロップ１１がリセットされ
ることによって、ウェイト要求信号ＲＥＡＤＹも“Ｌ”
となり、制御用ＣＰＵ５が通常サイクルに戻って、ライ
トタイミング設定信号ｍ■、ついでチップセレクト信号
面を“Ｈ”に戻す。以上の動作でアクセス制御回路２は
初期状態に復帰することとなる。
プ１２はセットされているので、フリップフロップ１２
のクリア端子の■の信号線が“Ｌ”となり、フリップフ
ロップ１１．ついでフリップフロップ１２がともにリセ
ットされる。更にこれによってゲート１１の■の信号線
も“Ｈ”に戻る。フリップフロップ１１がリセットされ
ることによって、ウェイト要求信号ＲＥＡＤＹも“Ｌ”
となり、制御用ＣＰＵ５が通常サイクルに戻って、ライ
トタイミング設定信号ｍ■、ついでチップセレクト信号
面を“Ｈ”に戻す。以上の動作でアクセス制御回路２は
初期状態に復帰することとなる。
本実施例では、４個のフリップフロップと、６個のゲー
トという簡単な回路で帰線時間に同期した内部レジスタ
の書きかえを実現することができる。
トという簡単な回路で帰線時間に同期した内部レジスタ
の書きかえを実現することができる。
第６図は、本発明の第２の実施例を示す。ここで、１６
は、表示用コントローラ１のライト信号（ＷＲ３）とし
て、帰線時間に同期したライト信号（ＷＲ）を用いるか
、制御用ＣＰＵ５のライト信号（ｉｏＷＲ）を用いるか
を選択するためのセレクタである。上記ライト信号の選
択は、制御用ＣＰＵ５からの制御信号ＳＥＬにより行わ
れる。
は、表示用コントローラ１のライト信号（ＷＲ３）とし
て、帰線時間に同期したライト信号（ＷＲ）を用いるか
、制御用ＣＰＵ５のライト信号（ｉｏＷＲ）を用いるか
を選択するためのセレクタである。上記ライト信号の選
択は、制御用ＣＰＵ５からの制御信号ＳＥＬにより行わ
れる。
本実施例は、例えば画面のフラッシュを許容しつつ、複
数の内部レジスタを連続的に書き替えることも可能とし
たい場合に特に有効である。この場合、選択用制御信号
ＳＥＬを表示コントローラ１の表示消灯（ＯＦＦ）制御
信号と兼用すれば、表示ＯＦＦ時にのみ内部レジスタの
連続書きかえを可能とすることができる。
数の内部レジスタを連続的に書き替えることも可能とし
たい場合に特に有効である。この場合、選択用制御信号
ＳＥＬを表示コントローラ１の表示消灯（ＯＦＦ）制御
信号と兼用すれば、表示ＯＦＦ時にのみ内部レジスタの
連続書きかえを可能とすることができる。
本実施例の場合、第２図のリセット信号ＲＥＳＥＴの代
わりに選択用制御信号ＳＥＬとリセット信号ＲＥＳＥＴ
とのＡＮＤ （倫理積）をとった信号を使用すること
により、表示コントローラ１へのライト信号として信号
１０ＷＲが選択されている場合には、ウェイト要求信号
ＲＥＡＤＹが“Ｈ”とならないように処置する必要があ
る。
わりに選択用制御信号ＳＥＬとリセット信号ＲＥＳＥＴ
とのＡＮＤ （倫理積）をとった信号を使用すること
により、表示コントローラ１へのライト信号として信号
１０ＷＲが選択されている場合には、ウェイト要求信号
ＲＥＡＤＹが“Ｈ”とならないように処置する必要があ
る。
［発明の効果コ
以上説明した様に、本発明によれば、制御用ＣＰＵから
書き込まれた内部レジスタの値により動作モード等が決
定されるラスクスキャン型表示デバイスの表示コントロ
ーラに対して、任意のタイミングで当該内部レジスタへ
の書き込みが行われようとしても、必ず表示の帰線時間
の到来を待ってレジスタの書きかえが開始され、かつ当
該帰線時間内に当該書きかえが終了するように、制御用
ＣＰＵ及び表示コントローラへの各信号の制御をする表
示コントローラアクセス制御回路を設けたので、ソフト
ウェアへの負荷を増大させることな（、かつ当該制御用
ＣＰＵの処理速度が低下した場合に無用なオーバヘッド
を生ずることなく、画面フラッシュのないレジスタの書
きかえによる表示モードの切替等が可能となる。
書き込まれた内部レジスタの値により動作モード等が決
定されるラスクスキャン型表示デバイスの表示コントロ
ーラに対して、任意のタイミングで当該内部レジスタへ
の書き込みが行われようとしても、必ず表示の帰線時間
の到来を待ってレジスタの書きかえが開始され、かつ当
該帰線時間内に当該書きかえが終了するように、制御用
ＣＰＵ及び表示コントローラへの各信号の制御をする表
示コントローラアクセス制御回路を設けたので、ソフト
ウェアへの負荷を増大させることな（、かつ当該制御用
ＣＰＵの処理速度が低下した場合に無用なオーバヘッド
を生ずることなく、画面フラッシュのないレジスタの書
きかえによる表示モードの切替等が可能となる。
第１図は本発明の第１の実施例の回路構成を示すブロッ
ク図、 第２図は第１図のアクセス制御回路２の具体的回路構成
例を示す回路図、 第３図は第２図の回路の入出力信号のタイミングを示す
タイムチャート、 第４図は従来例の構成を示すブロック図、第５図は従来
例で画面フラッシュのないレジスタ書きかえを実現する
ため制御手順を示すフローチャート、 第６図は本発明の第２の実施例の回路構成を示すブロッ
ク図である。 １・・・表示コントローラ、 ２・・・アクセス制御回路、 ３・・・表示デバイス、 ４・・・ビデオＲＡＭ、 ５・・・制御用ＣＰＵ、 ６・・・パスライン、 ７・・・信号ライン、 ８・・・発振回路、 ９Ａ〜９Ｅ・・・ゲート回路、 １０・・・インバータ回路１ ．１１〜１４・・・フリップフロップ、１６・・・セレ
クタ。 第３図 第 ４ 図 第 図
ク図、 第２図は第１図のアクセス制御回路２の具体的回路構成
例を示す回路図、 第３図は第２図の回路の入出力信号のタイミングを示す
タイムチャート、 第４図は従来例の構成を示すブロック図、第５図は従来
例で画面フラッシュのないレジスタ書きかえを実現する
ため制御手順を示すフローチャート、 第６図は本発明の第２の実施例の回路構成を示すブロッ
ク図である。 １・・・表示コントローラ、 ２・・・アクセス制御回路、 ３・・・表示デバイス、 ４・・・ビデオＲＡＭ、 ５・・・制御用ＣＰＵ、 ６・・・パスライン、 ７・・・信号ライン、 ８・・・発振回路、 ９Ａ〜９Ｅ・・・ゲート回路、 １０・・・インバータ回路１ ．１１〜１４・・・フリップフロップ、１６・・・セレ
クタ。 第３図 第 ４ 図 第 図
Claims (1)
- １）制御用ＣＰＵから表示コントローラの内部レジスタ
への書き込み要求に対して、帰線時間の到来を待って前
記内部レジスタの書き替え開始を許可し、かつ当該帰線
時間内に当該書き替えが終了するように、前記制御用Ｃ
ＰＵから前記表示コントローラへのアクセスタイミング
を制御する表示コントローラアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8908990A JPH03288190A (ja) | 1990-04-05 | 1990-04-05 | 表示コントローラアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8908990A JPH03288190A (ja) | 1990-04-05 | 1990-04-05 | 表示コントローラアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03288190A true JPH03288190A (ja) | 1991-12-18 |
Family
ID=13961151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8908990A Pending JPH03288190A (ja) | 1990-04-05 | 1990-04-05 | 表示コントローラアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03288190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334115A (ja) * | 1994-06-08 | 1995-12-22 | Nec Corp | 蛍光表示管モジュールへの表示データ書き込み方法およ び装置 |
-
1990
- 1990-04-05 JP JP8908990A patent/JPH03288190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334115A (ja) * | 1994-06-08 | 1995-12-22 | Nec Corp | 蛍光表示管モジュールへの表示データ書き込み方法およ び装置 |
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