JPH03288218A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電源電圧を所定値だけ降下して内部回路に与
える電圧変換回路を有する半導体集積回路装置に関する
。

〔従来の技術〕

半導体集積回路の素子を１／Ｋに微細化しても外部電源
電圧をそのままにしておくと電界かに倍になってしまう
。また電流密度及び消費電力密度はＫ　倍となる。その
ため、半導体集積回路においてエレクトロマイグレーシ
ョンによる信頼性の問題や、発熱による破壊など問題が
顕在化する。

特に、電源電圧が５ｖのままＮＭＯ８ＦＥＴのチャネル
長をサブミクロンにするとドレイン近傍に高電界が発生
し、そこで加速されることにより高いエネルギーを得た
ホットキャリアが８ＭＯ８ＦＥＴのしきい値電圧などを
変動させるといういわゆるホットキャリア問題は外部電
源電圧を一定にして素子を微細化する場合大きな問題と
なる。

これらの問題点を解決するため外部電源電圧よりも低い
電圧を内部回路に与えるための電圧変換回路が設けられ
ている。

第７図は上記のような電圧変換回路（降圧回路）が設け
られている半導体集積回路装置を示すブロック図である
。電源パッド７１に印加された外部電源電圧Ｖ。０は降
圧回路７２によりあらかじめ定められた内部電圧Ｖ　　
まで降圧され内部回路７ｎｔ ３に与えられる。

第８図は従来の降圧回路の回路図である。電源パッド７
１と接地間には負荷８１と、ダイオード接続されたｎＭ
Ｏｓ）ランジスタ８２．８３．８４．８５より成るクラ
ンプ回路１００が直列に接続されている。負荷８１とク
ランプ回路１００との共通接続点は、差動増幅回路８６
の十人力に接続されている。差動増幅回路８６の出力は
降圧用ｎＭＯｓトランジスタ８７のゲートに接続されて
いる。降圧用ｎＭＯ８）ランジスタ８７のドレインは電
源パッド７１に接続され、ソースは差動増幅回路８６の
一人力及び内部回路７３に各々接続されている。

第９図は差動増幅回路８６の一構成例を示す回路図であ
る。４１は定電流源、４２及び４３は各々−人力、十人
力からゲートに入力電圧が印加される入力用ｎＭＯＳト
ランジスタである。ｎＭＯＳトランシズタ４２．４３の
ソースは互いに接続されている。４４．４５は負荷用の
ｐＭＯ５ｌ−ランジスタである。ｐＭＯＳ）ランジスタ
４４は、ドレインがゲートに接続されるとともに、ｎ　
Ｍ　ＱＳトランジスタ４２のドレインに接続され、ソー
スが電源電圧■　に接続されている。ｐＭｏｓトＣ ランジスタ４５は、ゲートがｐＭＯ３ｌ−ランジスタ４
４のゲートに、ソースが電源電圧ｖｃｃに、ドレインが
０ＭＯ３）ランジスタ４３のドレインに各々接続されて
いる。０ＭＯ３）ランジスタ４３とｐＭＯＳ）ランジス
タ４５のドレイン共通接続点は、ｐＭＯＳトランジスタ
４６とｎＭＯＳトランジスタ４７から成るＣＭＯＳイン
バータ３００の入力に接続されている。このように構成
された差動増幅回路８６の出方は一人力への入力電圧を
基準にして十人力への入力電圧が低いと出力は低レベル
となり、十人力への入力電圧が高いと出力は高レベルと
なる。このように２人力間の入力電圧の差が増幅される
。

次に第８図に示した回路の動作について説明する。負荷
８１とクランプ回路１００の共通接続点には基準電圧Ｖ
　　が発生する。ダイオード接続ｒｅｆ’ されたｎＭＯＳトランジスタ８２．８３，８４゜８５に
より構成されるクランプ回路１００により基準電圧Ｖ　
　の上限は一定値にクランプされる。

ｒｅｒ 差動増幅回路８６の十人力には基準電圧Ｖ　　が、「θ
ｒ −人力には内部電圧Ｖ　　が与えられている。従ｎｔ って、内部電圧Ｖ　　が基準電圧Ｖ　　よりも低ｉｎｔ
　　　　　　　ｒｅｒ いと、差動増幅回路８６の出力電圧は高くなり、これｇ
ご伴い０ＭＯ３）ランジスタ８７のソース電流が大きく
なり、内部電圧Ｖ　　が高くなる。逆ｎｔ に内部電圧Ｖ　　が基準電圧Ｖ　　よりも高いと１ｎｔ
　　　　　　　ｒｅｒ 差動増幅回路８６の出力電圧は低くなり、これに伴いｎ
ＭＯｓ）ランジスタ８７のソース電流が小さくなり内部
電圧Ｖ　　が小さくなる。つまり、ｌｎｔ 基準電圧Ｖ　　と内部電圧Ｖ　　の電圧差に応じｒｅｒ
　　　　　　　ｌｎｔ てｎＭＯｓ）ランジスタ８７のソース鳴ドレイン間抵抗
が変化し、基準電圧Ｖ　　に相当する内部ｅｆ 電圧Ｖ　　が内部回路７３に供給される。

ｌｎｔ 第１０図は、電源電圧Ｖ　と内部電圧Ｖ、　のＣＣ＋ｎ
ｔ 関係を示すグラフである。実線は降圧回路７２が存在す
る場合、−点鎖線は降圧回路７２がない場合を示してい
る。

ところで、ｎＭＯＳトランジスタ８７のソース電流■　
（内部回路７３に供給される電流）と出力電圧Ｖの関係
は第１１図に示すような特性となる。

この図かられかるようにソース電流がＩｌまでなら出力
電圧Ｖはほぼ一定に保たれるがそれを越えると出力電圧
Ｖは下がりはじめ、ソース電流がＩ２になるとほとんど
出力電圧Ｖはゼロとなる。０ＭＯ３）ランジスタ８７の
電流駆動能力を大きくすることにより、ソース電流ｌも
大きくなり、ソース電流Ｉの増加に対する出力電圧Ｖの
安定領域も広くすることができる。

〔発明が解決しようとする課題〕

内部回路７３の動作時には大きな電流が必要である。ｎ
ＭＯｓ）ランシズタ８７の駆動能力を固定して大電流を
内部回路７３に供給しようとする前述のように出力電圧
Ｖが低下する。従って、ｎＭＯ５Ｉ−ランジスタ８７の
駆動能力を大きくすることが、内部回路７３に大電流を
供給しつつ内部回路７３の動作時の内部電圧Ｖ　　を一
定に保つｎｔ ために必要になる。

ところが、ｎＭＯＳトランジスタ８７の駆動能力を大き
くすると、電源投入時に内部電圧■ｉｎｔが急峻に立ち
上がることになり、このことにより内部回路７３ではＣ
ＭＯ５型Ｏ５回路においてラッチアップが発生したり、
内部のフリ・ツブフロップが誤動作したりするという問
題が生じる。

一方、上記問題を回避するためにはｎＭＯＳトランジス
タ８７の駆動能力を小さくすればよいが、前述のように
内部回路７３の動作時には大電流を供給しつつも内部電
圧Ｖ　　を一定に保つ必要がｎｔ あり、ｎＭＯＳ）ランジスタ８７の駆動能力を小さくす
ることはできない。

この発明は上記のような問題点を解決するためになされ
たもので、電源投入時には内部回路が誤動作せず、内部
回路の動作時には内部回路に大電流が供給されかつ安定
した電圧が供給されるような半導体集積回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路装置は、外部電源の投入
時から一定期間は第１の初期化信号を、前記一定期間経
過後は第２の初期化信号を出力する信号発生手段と、前
記外部電源の電圧を変換して内部回路に与える電圧変換
手段とを備え、前記電圧変換手段は、比較的小さい第１
の電流駆動能力と、比較的大きい第２の電流駆動能力と
を有し、前記第１の初期化信号に応答して前記電圧変換
手段の電流駆動能力を前記第１の電流駆動能力に切り換
え、前記第２の初期化信号に応答して前記第２の電流駆
動能力に切り換える切換手段をさらに備えている。

〔作用〕

この発明における電圧変換回路は、外部電源投入時から
一定期間の間は第１の初期化信号に応答して比較的小さ
い第１の電流駆動能力に切り換えられ、これにより内部
回路に与えられる電圧が急峻に変化することが回避され
、また外部電源投入時から一定期間経過後は第２の初期
化信号に応答して比較的大きい第２の電流能力に切り換
えられ、これにより比較的大きな電流を内部回路に供給
できる。

〔実施例〕

第１図はこの発明に係る半導体集積回路における降圧回
路の一実施例を示す回路図である。図において、第８図
に示した従来の降圧回路との相違点は、ｎＭＯｓ）ラン
ジスタ１１，１２，１３゜１５、インバータ１４及び初
期化信号発生回路３００を新たに設けたことである。１
ＭＯ３）ランジスタ１１は、ゲートがｎＭＯＳトランジ
スタ１５のドレインに、ドレインがｎＭＯｓ）ランジス
タ８７のドレインに、ソースがｎＭＯＳトランジスタ８
７のソースに各々接続されている。ｎ　Ｍ　ＯＳトラン
ジスタ１５は、ゲートがインバータ１４を介し初期化信
号発生回路３００に接続され、ソースが接地されている
。ｎＭＯｓ）ランジスタ１２は、ゲートが初期化信号発
生回路３００に、ドレインが差動増幅回路８６の出力に
、ソースが１ＭＯ３）ランジスタ１１，１５のゲート・
ドレイン共通接続点に各々接続されている。ｎ　Ｍ　Ｏ
Ｓトランジスタ１３は、ゲートが電源電圧Ｖ。Ｃに、ド
レインが差動増幅回路８６の出力に、ソースが１ＭＯ３
）ランジスタ８７のゲートの各々接続されている。その
他の構成は従来回路と同様である。

第２図は初期化信号発生回路３００の一構成例を示す回
路図である。抵抗５１とコンデンサ５２は電源電圧Ｖ。

０と接地間に直列に接続されている。

抵抗５１とコンデンサ５２との共通接続点はｐＭＯＳト
ランジスタ５３及びｎＭＯＳトランジスタ５４で構成さ
れるＣＭＯＳインバータ４００の入力に接続されている
。ＣＭＯＳインバータ４ｏ。

の出力は駆動用インバータ５５を介してインバータ５６
へ与えられる。

まず、初期化信号発生回路４００の動作を第３図を用い
ながら説明する。第３図は、横軸を時間ｔ１縦軸を電圧
Ｖとしており、図中、６１は電源電圧ｖ　１６２は抵抗
５１とコンデンサ５１とのＣ 共通接続点の電圧、６３は初期化信号である。電源を投
入すると、電源電圧Ｖ。０は立ち上がる。また、電圧６
２も抵抗５１とコンデンサ５２の値によって決まる時定
数をもってゆっくり立ち上がる。

この電圧６２がＣＭＯＳインバータ４００のしきい値■
１を越えると、ＣＭＯＳインバータ４００の出力が反転
し、この出力が駆動用インバータ５５を介して初期化信
号６３として出力される。初期化信号６３は、第３図に
示すように電源投入時から一定時間経過後に立ち上がる
。

第１図に戻って、ｎＭＯｓ）ランジスタ１２は、初期化
信号６３が低レベルのときは非導通状態になり、高レベ
ルのとき導通状態となる。一方、ｎＭＯＳ）ランジスタ
１５のゲートには初期化信号６３の反転信号が与えられ
るため、初期化信号６３が低レベルのときはｎＭＯｓ）
ランジスタ１５は導通状態になり、高レベルのときは非
導通状態になる。ｎＭＯＳトランシズタ１１はｎ　Ｍ　
ＯＳトランジスタ１５が導通状態のとき非導通状態、非
導通状態のとき導通状態となる。また、ｎ　Ｍ　ＯＳト
ランジスタ１３のゲートには常に電源電圧ｖｃｃが与え
られているので、ｎＭＯｓ）ランジスタ１３は常に導通
状態にある。そのため、ｎＭＯＳトランジスタ８７も常
に導通状態にある。その結果、電流投入直後（初期化信
号６３が低レベルの期間）では、ｎＭＯｓ）ランジスタ
１１は非導通状態となり、その後初期化信号６３が高レ
ベルになるとｎＭＯＳトランジスタ１１は導通状態とな
る。つまり、降圧回路７２の電流駆動能力は、電流投入
直後（初期化信号６３が低レベルの期間）にはｎＭＯｓ
）ランジスタ８７の電流駆動能力だけで決まり、その後
内部回路７３の動作時（初期化信号６３が高レベルの期
間）では、ｎＭＯＳトランジスタ８７とｎＭＯｓ）ラン
ジスタ１１の電源駆動能力を合せたものとなる。従って
、電源投入時に内部電圧Ｖ　　が急峻に立ち上がること
がなく、ｎｔ ＣＭＯＳ型集積回路でラッチアップが発生することがな
く、内部のフリップフロップが誤動作することがない。

一方、内部回路７３の動作時に第４図に示すように内部
回路７３に大電流Ｉ３が供給でき、大電流■３を供給し
ても電圧Ｖが安定している。

第４図は上記に示した降圧回路７２の電流−電圧特性を
示す図である。３１は電源投入直後の特性曲線、３２は
その後の内部回路７３の動作時の特性曲線を示す。

第５図はこの発明に係る半導体集積回路装置１こおける
降圧回路の他の実施例を示す回路図である。

この実施例では第８図に示した従来の降圧回路を２つ設
け、差動増幅回路２６の十人力に与えられる基準電圧Ｖ
　　を制御することにより降圧回路ｒｅｆ’２ の電流駆動能力を変化させるようにして０る。差動増幅
回路２６が差動増幅回路８６に、負荷２１が負荷８１に
、ｎＭＯｓ）ランジスタ２２，２３゜２４．２５がｎＭ
Ｏｓ）ランジスタ８２，８３゜８４．８５に各々対応す
る。ｎＭＯＳトランジスタ２８は、ドレインが差動増幅
回路２６の十人力に接続され、ソースが接地され、ゲー
トがインノく−タ２９を介して初期化信号発生回路３０
０に接続されている。ｎＭＯｓ）ランジスタ８７，２７
のソースは互いに接続され、この共通接続点は内部回路
７３に接続されている。

電源投入直後（初期化信号６．３が低レベルの期間）で
はｎＭＯｓ）ランジスタ２８が導通状態となり、ｎＭＯ
ｓ）ランジスタ２６の十人力の基準電位Ｖ　　は接地電
位に固定され、−人力の電位ｅｆ２ よりも低くなり、差動増幅回路２６の出力は低レベルと
なる。そのため、ｎＭＯｓ）ランジスタ２７のソース電
流も小さくなり、電流駆動能力も小さくなる。

一方、その後の内部回路７３の動作時（初期化信号６３
が高レベルの期間）ではｎＭＯｓ）ランジスタ２８が非
導通状態となり、差動増幅回路２６の出力は高レベルと
なる。そのため、ｎ　Ｍ　ＯＳトランジスタ２７のソー
ス電流は大きくなり、電流駆動能力が大きくなる。その
結果、上記実施例と同様の効果が得られる。

第６図はこの発明に係る半導体集積回路装置における降
圧回路のさらに他の実施例を示す回路図である。第８図
に示した従来の降圧回路との相違点は、ｎＭＯｓ）ラン
ジスタ１１１，１１２を新たに設け、ｎＭＯＳトランジ
スタ１１２の導通／非導通を初期化信号６３により制御
するようにしたことである。ｎＭＯｓ）ランジスタ１１
１，１１２のドレイン及びソースは互いに接続され、ド
レイン共通接続点は電源電圧Ｖ。０に、ソース共通接続
点はｎＭＯｓ）ランジスタ８７のドレインに各々接続さ
れている。ｎＭＯＳトランジスタ１１１のゲートは自身
のドレインに、ｎＭＯｓ）ランジスタ１１２のゲートは
初期化信号発生回路３００に各々接続されている。その
他の構成は従来回路と同様である。なお、ここで用いら
れているｎＭＯＳ）ランジスタ８７の電流駆動能力はｎ
　Ｍ　ＯＳトランジスタ１１１と１１２を合わせたもの
と等しいか、それよりも大きいものとする。

電流投入直後は、ｎＭＯｓ）ランジスタ１１２は非導通
状態となるので、降圧回路の電流駆動能力はｎＭＯＳト
ランジスタ１１１の電流駆動能力により決定され小さい
。一方その後の内部回路７３の動作時は、ｎＭＯｓ）ラ
ンジスタ１１２が導通状態となるので降圧回路の電流駆
動能力はｎＭＯＳトランジスタ１１１と１１２とを合わ
せたものとなり大きくなる。そのため、上記実施例と同
様の効果が得られる。

〔発明の効果〕

以上のようにこの発明によれば、比較的小さい第１の電
流駆動能力と、比較的大きい第２の電流駆動能力とを有
し、第１の初期化信号に応答して電圧変換手段の電流駆
動能力を第１の電流駆動能力に切り換え、第２の初期化
信号に応答して第２の電流駆動能力に切り換える切換手
段をさらに備えた電源電圧変換回路を設けたので、電源
投入直後に内部回路に与えられる電圧が急峻に変化する
ことが回避でき、またその後の内部回路動作時には大き
な電流を内部回路に供給できる。その結果、電源投入時
には内部回路が誤動作せず、内部回路動作時には内部回
路に大電流が供給され、がっ安定した電圧が供給される
という効果がある。

【図面の簡単な説明】 第１図はこの発明に係る半導体集積回路装置の一実施例
を示す回路図、第２図は初期化信号発生回路の一構成例
を示す回路図、第３図は第２図に示した回路の動作を説
明するための図、第４図は第１図に示した装置の動作を
説明するための図、第５図及び第６図はこの発明に係る
半導体集積回路装置の他の実施例を示す回路図、第７図
は半導体集積回路装置の構成を示すブロック図、第８図
は従来の降圧回路を示す回路図、第９図は差動電圧増幅
回路の一構成例を示す回路図、第１０図及び第１１図は
第８図に示した回路の動作を説明するための図である。 図において、１１．１２，１３．１５．８２゜８３．８
４．８５及び８７はｎＭＯｓトランジスタ、１４はイン
バータ、７３は内部回路、８６は差動増幅回路、３００
は初期化信号発生回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）外部電源の投入時から一定期間は第１の初期化信
   号を、前記一定期間経過後は第２の初期化信号を出力す
   る信号発生手段と、 前記外部電源の電圧を変換して内部回路に与える電圧変
   換手段とを備え、 前記電圧変換手段は、比較的小さい第１の電流駆動能力
   と、比較的大きい第２の電流駆動能力とを有し、 前記第１の初期化信号に応答して前記電圧変換手段の電
   流駆動能力を前記第１の電流駆動能力に切り換え、前記
   第２の初期化信号に応答して前記第２の電流駆動能力に
   切り換える切換手段をさらに備えた半導体集積回路装置
   。