JPH11214617A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11214617A JPH11214617A JP920998A JP920998A JPH11214617A JP H11214617 A JPH11214617 A JP H11214617A JP 920998 A JP920998 A JP 920998A JP 920998 A JP920998 A JP 920998A JP H11214617 A JPH11214617 A JP H11214617A
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Abstract
(57)【要約】
【課題】 急激な消費電流の変動があっても安定して、
かつ低ノイズで降圧電源を供給する。 【解決手段】 半導体集積回路装置の周辺回路などに降
圧電源を供給する降圧電源回路１において、スタンバイ
モードが解除された場合、制御信号ＳＭがＨｉ信号とな
りスイッチＳＷ１がＯＦＦ、スイッチＳＷ２がＯＮとな
り、ノードａは電源電圧ＶCCからグランド電位ＶSSに切
り換えられるが、このゲートの寄生静電容量ＣK によっ
て、ノードａの電圧は、急激にではなく徐々にグランド
電位ＶSSのレベルまで下降することになる。よって、ス
タンバイモードが解除された直後のノードａにおける電
圧は高いのでトランジスタＴ５のＯＮ抵抗は小さくなっ
ており、急激に消費電流ＩCCが増加してもトランジスタ
Ｔ５にクランプされた降圧電圧ＶDL（ノードｂ）の電圧
降下を大幅に小さくすることができる。
かつ低ノイズで降圧電源を供給する。 【解決手段】 半導体集積回路装置の周辺回路などに降
圧電源を供給する降圧電源回路１において、スタンバイ
モードが解除された場合、制御信号ＳＭがＨｉ信号とな
りスイッチＳＷ１がＯＦＦ、スイッチＳＷ２がＯＮとな
り、ノードａは電源電圧ＶCCからグランド電位ＶSSに切
り換えられるが、このゲートの寄生静電容量ＣK によっ
て、ノードａの電圧は、急激にではなく徐々にグランド
電位ＶSSのレベルまで下降することになる。よって、ス
タンバイモードが解除された直後のノードａにおける電
圧は高いのでトランジスタＴ５のＯＮ抵抗は小さくなっ
ており、急激に消費電流ＩCCが増加してもトランジスタ
Ｔ５にクランプされた降圧電圧ＶDL（ノードｂ）の電圧
降下を大幅に小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、内部電源回路により周辺回路に供給す
る降圧電圧における安定化供給に適用して有効な技術に
関するものである。
置に関し、特に、内部電源回路により周辺回路に供給す
る降圧電圧における安定化供給に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】マイクロコンピュータなどの半導体集積
回路装置では、低ノイズ化が要求されている。ノイズ発
生の要因としてトランジスタのスイッチングがあり、該
トランジスタに流れる電流が大きいほどノイズも大きく
なる傾向にある。
回路装置では、低ノイズ化が要求されている。ノイズ発
生の要因としてトランジスタのスイッチングがあり、該
トランジスタに流れる電流が大きいほどノイズも大きく
なる傾向にある。
【０００３】本発明者が検討したところによれば、低ノ
イズ化を実現するために、たとえば、内部電源電圧を生
成する降圧電源回路では、ディプレッション型Ｎチャネ
ルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）トランジスタによって電源電圧をクランプ
し、降圧電圧を生成する、いわゆる、クランプ方式の降
圧電源回路が用いられている。
イズ化を実現するために、たとえば、内部電源電圧を生
成する降圧電源回路では、ディプレッション型Ｎチャネ
ルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）トランジスタによって電源電圧をクランプ
し、降圧電圧を生成する、いわゆる、クランプ方式の降
圧電源回路が用いられている。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２６
７〜Ｐ２７７があり、この文献には、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）における内部電源電圧発生回路である降圧電源回路
の回路方式などが記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風間発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２６
７〜Ｐ２７７があり、この文献には、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）における内部電源電圧発生回路である降圧電源回路
の回路方式などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なクランプ方式による降圧電源回路では、次のような問
題点があることが本発明者により見い出された。
なクランプ方式による降圧電源回路では、次のような問
題点があることが本発明者により見い出された。
【０００６】すなわち、電圧クランプに用いられるディ
プレッション型ＮチャネルＭＯＳトランジスタは、通電
時のＯＮ抵抗が非常に大きいために、マイクロコンピュ
ータに設けられた周辺回路全体への供給などの消費電力
が大きいところに用いた場合、クランプ電圧が大きく変
動してしまうという問題がある。
プレッション型ＮチャネルＭＯＳトランジスタは、通電
時のＯＮ抵抗が非常に大きいために、マイクロコンピュ
ータに設けられた周辺回路全体への供給などの消費電力
が大きいところに用いた場合、クランプ電圧が大きく変
動してしまうという問題がある。
【０００７】特に、半導体集積回路装置が、低消費電力
モード、いわゆるスタンバイモードから解除された場合
には、瞬時に大量の電流が流れ込むために、クランプ電
圧の変動幅が非常に大きくなってしまい、レジスタ情報
などの破壊による誤動作などの恐れが生じてしまう。
モード、いわゆるスタンバイモードから解除された場合
には、瞬時に大量の電流が流れ込むために、クランプ電
圧の変動幅が非常に大きくなってしまい、レジスタ情報
などの破壊による誤動作などの恐れが生じてしまう。
【０００８】本発明の目的は、急激な消費電流の変動が
あっても安定して、かつ低ノイズで降圧電源を供給する
ことのできる半導体集積回路装置を提供することにあ
る。
あっても安定して、かつ低ノイズで降圧電源を供給する
ことのできる半導体集積回路装置を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、所定の電源電圧から降圧電圧を生成するクランプ用
ＭＯＳトランジスタと、当該クランプ用ＭＯＳトランジ
スタのゲートに、制御信号に基づいて電源電圧または基
準電位のいずれかを切り換えて入力するスイッチング手
段と、当該スイッチング手段の接続が電源電圧から基準
電位に切り替わった際に、該クランプ用ＭＯＳトランジ
スタのゲートの電圧降下時間を遅延させる電圧遅延手段
とよりなる降圧電源回路を備えたものである。
は、所定の電源電圧から降圧電圧を生成するクランプ用
ＭＯＳトランジスタと、当該クランプ用ＭＯＳトランジ
スタのゲートに、制御信号に基づいて電源電圧または基
準電位のいずれかを切り換えて入力するスイッチング手
段と、当該スイッチング手段の接続が電源電圧から基準
電位に切り替わった際に、該クランプ用ＭＯＳトランジ
スタのゲートの電圧降下時間を遅延させる電圧遅延手段
とよりなる降圧電源回路を備えたものである。
【００１２】また、本発明の半導体集積回路装置は、前
記クランプ用ＭＯＳトランジスタが、ディプレッション
型ＮチャネルＭＯＳトランジスタよりなるものである。
記クランプ用ＭＯＳトランジスタが、ディプレッション
型ＮチャネルＭＯＳトランジスタよりなるものである。
【００１３】さらに、本発明の半導体集積回路装置は、
前記電圧遅延手段が、クランプ用ＭＯＳトランジスタの
ゲートと基準電位との間に接続された静電容量素子より
なるものである。
前記電圧遅延手段が、クランプ用ＭＯＳトランジスタの
ゲートと基準電位との間に接続された静電容量素子より
なるものである。
【００１４】それらにより、スタンバイモード解除時な
どの急激な消費電流の変動が生じても降圧電圧の電圧降
下および電圧変動を大幅に低減することができる。
どの急激な消費電流の変動が生じても降圧電圧の電圧降
下および電圧変動を大幅に低減することができる。
【００１５】また、本発明の半導体集積回路装置は、前
記遅延手段が、クランプ用ＭＯＳトランジスタのゲート
に寄生する寄生静電容量よりなるものである。
記遅延手段が、クランプ用ＭＯＳトランジスタのゲート
に寄生する寄生静電容量よりなるものである。
【００１６】それにより、新たな素子の製造が不要とな
り、かつレイアウト面積を小さくすることができる。
り、かつレイアウト面積を小さくすることができる。
【００１７】さらに、本発明の半導体集積回路装置は、
所定の電源電圧から降圧電圧を生成するクランプ用ＭＯ
Ｓトランジスタと、当該クランプ用ＭＯＳトランジスタ
のゲートに、制御信号に基づいて電源電圧または補正電
圧のいずれかを切り換えて入力するスイッチング手段
と、当該スイッチング手段の接続が電源電圧から補正電
圧に切り替わった際に、該クランプ用ＭＯＳトランジス
タのゲートの電圧降下時間を遅延させる電圧遅延手段
と、基準電圧を生成する基準電圧クランプ用ＭＯＳトラ
ンジスタと、該基準電圧クランプ用ＭＯＳトランジスタ
の基準電圧とクランプ用ＭＯＳトランジスタにより生成
された降圧電圧との差動増幅を行い、降圧電圧が基準電
圧よりも低くなった場合には電圧を高くし、降圧電圧が
基準電圧よりも高くなった場合には電圧を低くして降圧
電圧を安定化させる補正電圧を生成する差動アンプとよ
りなる降圧電源回路を備えたものである。
所定の電源電圧から降圧電圧を生成するクランプ用ＭＯ
Ｓトランジスタと、当該クランプ用ＭＯＳトランジスタ
のゲートに、制御信号に基づいて電源電圧または補正電
圧のいずれかを切り換えて入力するスイッチング手段
と、当該スイッチング手段の接続が電源電圧から補正電
圧に切り替わった際に、該クランプ用ＭＯＳトランジス
タのゲートの電圧降下時間を遅延させる電圧遅延手段
と、基準電圧を生成する基準電圧クランプ用ＭＯＳトラ
ンジスタと、該基準電圧クランプ用ＭＯＳトランジスタ
の基準電圧とクランプ用ＭＯＳトランジスタにより生成
された降圧電圧との差動増幅を行い、降圧電圧が基準電
圧よりも低くなった場合には電圧を高くし、降圧電圧が
基準電圧よりも高くなった場合には電圧を低くして降圧
電圧を安定化させる補正電圧を生成する差動アンプとよ
りなる降圧電源回路を備えたものである。
【００１８】また、本発明の半導体集積回路装置は、前
記クランプ用ＭＯＳトランジスタが、ディプレッション
型ＮチャネルＭＯＳトランジスタよりなるものである。
記クランプ用ＭＯＳトランジスタが、ディプレッション
型ＮチャネルＭＯＳトランジスタよりなるものである。
【００１９】さらに、本発明の半導体集積回路装置は、
前記電圧遅延手段が、クランプ用ＭＯＳトランジスタの
ゲートと基準電位との間に接続された静電容量素子より
なるものである。
前記電圧遅延手段が、クランプ用ＭＯＳトランジスタの
ゲートと基準電位との間に接続された静電容量素子より
なるものである。
【００２０】それらにより、スタンバイモード解除中に
消費される電流が変動しても、降圧電圧が一定となるよ
うに差動アンプによって補正された最適な補正電圧がク
ランプ用ＭＯＳトランジスタのゲートに入力されるの
で、消費電流の変動に伴う降圧電圧の変動を大幅に低減
でき、かつスタンバイモード解除時などの急激な消費電
流の変動が生じても降圧電圧の電圧降下を大幅に低減す
ることができる。
消費される電流が変動しても、降圧電圧が一定となるよ
うに差動アンプによって補正された最適な補正電圧がク
ランプ用ＭＯＳトランジスタのゲートに入力されるの
で、消費電流の変動に伴う降圧電圧の変動を大幅に低減
でき、かつスタンバイモード解除時などの急激な消費電
流の変動が生じても降圧電圧の電圧降下を大幅に低減す
ることができる。
【００２１】また、本発明の半導体集積回路装置は、前
記遅延手段が、クランプ用ＭＯＳトランジスタのゲート
に寄生する寄生静電容量よりなるものである。
記遅延手段が、クランプ用ＭＯＳトランジスタのゲート
に寄生する寄生静電容量よりなるものである。
【００２２】それにより、新たな素子の製造が不要とな
り、かつレイアウト面積を小さくすることができる。
り、かつレイアウト面積を小さくすることができる。
【００２３】以上のことにより、半導体集積回路装置の
誤動作などを防止することができ、信頼性を大幅に向上
することができる。
誤動作などを防止することができ、信頼性を大幅に向上
することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２５】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路装置に設けられた降圧電源
回路の回路図、図２は、本発明の実施の形態１による降
圧電源回路におけるタイミングチャートである。
形態１による半導体集積回路装置に設けられた降圧電源
回路の回路図、図２は、本発明の実施の形態１による降
圧電源回路におけるタイミングチャートである。
【００２６】本実施の形態１において、降圧電源回路１
は、たとえば、シングルチップマイコンなどの半導体集
積回路装置に設けられ、該半導体集積回路装置の周辺回
路などに供給する降圧電源を生成している。
は、たとえば、シングルチップマイコンなどの半導体集
積回路装置に設けられ、該半導体集積回路装置の周辺回
路などに供給する降圧電源を生成している。
【００２７】また、降圧電源回路１は、ＰチャネルＭＯ
ＳからなるトランジスタＴ１，Ｔ２、ＮチャネルＭＯＳ
からなるトランジスタＴ３，Ｔ４、インバータＩｖ、デ
ィプレッション型ＮチャネルＭＯＳからなるクランプ電
源用のトランジスタ（クランプ用ＭＯＳトランジスタ）
Ｔ５ならびに電源安定化用のコンデンサＣによって構成
されている。
ＳからなるトランジスタＴ１，Ｔ２、ＮチャネルＭＯＳ
からなるトランジスタＴ３，Ｔ４、インバータＩｖ、デ
ィプレッション型ＮチャネルＭＯＳからなるクランプ電
源用のトランジスタ（クランプ用ＭＯＳトランジスタ）
Ｔ５ならびに電源安定化用のコンデンサＣによって構成
されている。
【００２８】また、トランジスタＴ５は、周辺回路など
に供給する内部電源である降圧電圧ＶDLを供給するのに
十分なドライブ能力を有したトランジスタサイズとなっ
ている。
に供給する内部電源である降圧電圧ＶDLを供給するのに
十分なドライブ能力を有したトランジスタサイズとなっ
ている。
【００２９】トランジスタＴ１，Ｔ３の一方の接続部
は、外部から入力される電源電圧ＶCCが供給されてお
り、トランジスタＴ１，Ｔ３の他方の接続部は、トラン
ジスタＴ５のゲートと電気的に接続されている。
は、外部から入力される電源電圧ＶCCが供給されてお
り、トランジスタＴ１，Ｔ３の他方の接続部は、トラン
ジスタＴ５のゲートと電気的に接続されている。
【００３０】さらに、トランジスタＴ２，Ｔ４の一方の
接続部は、グランド電位ＶSSと電気的に接続されてお
り、トランジスタＴ２，Ｔ４の他方の接続部は、トラン
ジスタＴ５のゲートと電気的に接続されている。
接続部は、グランド電位ＶSSと電気的に接続されてお
り、トランジスタＴ２，Ｔ４の他方の接続部は、トラン
ジスタＴ５のゲートと電気的に接続されている。
【００３１】トランジスタＴ１，Ｔ４のゲートには、半
導体集積回路装置のスタンバイモードを設定する制御信
号ＳＭが入力されるように電気的に接続されている。ま
た、インバータＩｖの入力部にも制御信号ＳＭが入力さ
れるように電気的に接続されており、このインバータＩ
ｖの出力部は、トランジスタＴ２，Ｔ３におけるそれぞ
れのゲートと電気的に接続されている。
導体集積回路装置のスタンバイモードを設定する制御信
号ＳＭが入力されるように電気的に接続されている。ま
た、インバータＩｖの入力部にも制御信号ＳＭが入力さ
れるように電気的に接続されており、このインバータＩ
ｖの出力部は、トランジスタＴ２，Ｔ３におけるそれぞ
れのゲートと電気的に接続されている。
【００３２】これらトランジスタＴ１，Ｔ３によってス
イッチ（スイッチング手段）ＳＷ１が構成され、トラン
ジスタＴ２，Ｔ４によってスイッチ（スイッチング手
段）ＳＷ２が構成されることになり、トランジスタＴ５
のゲートには、スイッチＳＷ１，ＳＷ２を介して電源電
圧ＶCCまたはグランド電位ＶSSのいずれかが供給される
ことになる。そして、これらスイッチＳＷ１，ＳＷ２に
より、入力電圧切り換え部２が構成されている。
イッチ（スイッチング手段）ＳＷ１が構成され、トラン
ジスタＴ２，Ｔ４によってスイッチ（スイッチング手
段）ＳＷ２が構成されることになり、トランジスタＴ５
のゲートには、スイッチＳＷ１，ＳＷ２を介して電源電
圧ＶCCまたはグランド電位ＶSSのいずれかが供給される
ことになる。そして、これらスイッチＳＷ１，ＳＷ２に
より、入力電圧切り換え部２が構成されている。
【００３３】また、トランジスタＴ５の一方の接続部に
は、電源電圧ＶCCが供給され、トランジスタＴ５の他方
の接続部から各々の周辺回路などに降圧電圧ＶDLが供給
されることになる。トランジスタＴ５の他方の接続部に
は、電源安定化用のコンデンサＣの一方の接続部が接続
され、他方の接続部は、グランド電位ＶSSと電気的に接
続されている。
は、電源電圧ＶCCが供給され、トランジスタＴ５の他方
の接続部から各々の周辺回路などに降圧電圧ＶDLが供給
されることになる。トランジスタＴ５の他方の接続部に
は、電源安定化用のコンデンサＣの一方の接続部が接続
され、他方の接続部は、グランド電位ＶSSと電気的に接
続されている。
【００３４】次に、本実施の形態の作用について図１な
らびに図２のタイミングチャートを用いて説明する。
らびに図２のタイミングチャートを用いて説明する。
【００３５】図２においては、上方から下方にかけて制
御信号ＳＭ、降圧電圧ＶDLにおける消費電流ＩCC、トラ
ンジスタＴ５のゲート（ノードａ）の電圧ならびに、ト
ランジスタＴ５の他方の接続部（ノードｂ）における電
圧、すなわち、降圧電圧ＶDLの電圧をそれぞれ示してい
る。
御信号ＳＭ、降圧電圧ＶDLにおける消費電流ＩCC、トラ
ンジスタＴ５のゲート（ノードａ）の電圧ならびに、ト
ランジスタＴ５の他方の接続部（ノードｂ）における電
圧、すなわち、降圧電圧ＶDLの電圧をそれぞれ示してい
る。
【００３６】まず、スタンバイモードが設定されている
場合、制御信号ＳＭはＬｏ信号となっており、トランジ
スタＴ１，Ｔ４のゲートには該制御信号ＳＭのＬｏ信号
が入力され、トランジスタＴ２，Ｔ３のゲートにはイン
バータＩｖによって反転されたＨｉ信号が入力される。
よって、スイッチＳＷ１がＯＮ、スイッチＳＷ２がＯＦ
Ｆとなるので、ノードａの電圧は電源電圧ＶCCとなり、
ノードｂに電源電圧ＶCCが出力される。
場合、制御信号ＳＭはＬｏ信号となっており、トランジ
スタＴ１，Ｔ４のゲートには該制御信号ＳＭのＬｏ信号
が入力され、トランジスタＴ２，Ｔ３のゲートにはイン
バータＩｖによって反転されたＨｉ信号が入力される。
よって、スイッチＳＷ１がＯＮ、スイッチＳＷ２がＯＦ
Ｆとなるので、ノードａの電圧は電源電圧ＶCCとなり、
ノードｂに電源電圧ＶCCが出力される。
【００３７】そして、制御信号ＳＭがＨｉ信号となりス
タンバイモードが解除されると、トランジスタＴ１，Ｔ
４のゲートにはＨｉ信号が入力され、トランジスタＴ
２，Ｔ３のゲートにはインバータＩｖによって反転され
たＬｏ信号が入力されて、スイッチＳＷ１がＯＦＦ、ス
イッチＳＷ２がＯＮとなる。
タンバイモードが解除されると、トランジスタＴ１，Ｔ
４のゲートにはＨｉ信号が入力され、トランジスタＴ
２，Ｔ３のゲートにはインバータＩｖによって反転され
たＬｏ信号が入力されて、スイッチＳＷ１がＯＦＦ、ス
イッチＳＷ２がＯＮとなる。
【００３８】スイッチＳＷ２がＯＮすることによって、
ノードａは、電源電圧ＶCCからグランド電位ＶSSのレベ
ルに引かれることになる。しかし、前述したようにトラ
ンジスタＴ５は、十分なドライブ能力を有したトランジ
スタであり、ゲートサイズも大きくなっているので、こ
のゲートに寄生している寄生静電容量（電圧遅延手段）
ＣK によって、ノードａの電圧は、徐々にグランド電位
ＶSSのレベルまで下降することになる。
ノードａは、電源電圧ＶCCからグランド電位ＶSSのレベ
ルに引かれることになる。しかし、前述したようにトラ
ンジスタＴ５は、十分なドライブ能力を有したトランジ
スタであり、ゲートサイズも大きくなっているので、こ
のゲートに寄生している寄生静電容量（電圧遅延手段）
ＣK によって、ノードａの電圧は、徐々にグランド電位
ＶSSのレベルまで下降することになる。
【００３９】よって、スタンバイモードが解除された直
後のノードａにおける電圧は高くなっているのでトラン
ジスタＴ５のＯＮ抵抗は小さくなっており、急激な消費
電流ＩCCの増加があってもトランジスタＴ５にクランプ
された降圧電圧ＶDL（ノードｂ）の電圧降下を大幅に小
さくすることができる。
後のノードａにおける電圧は高くなっているのでトラン
ジスタＴ５のＯＮ抵抗は小さくなっており、急激な消費
電流ＩCCの増加があってもトランジスタＴ５にクランプ
された降圧電圧ＶDL（ノードｂ）の電圧降下を大幅に小
さくすることができる。
【００４０】しかし、この寄生静電容量ＣK がない場合
には、図２の点線に示すように、降圧電圧ＶDL（ノード
ｂ）は、瞬間的に消費電流ＩCCが大きくなることによっ
て大幅に電圧降下してしまうことになる。
には、図２の点線に示すように、降圧電圧ＶDL（ノード
ｂ）は、瞬間的に消費電流ＩCCが大きくなることによっ
て大幅に電圧降下してしまうことになる。
【００４１】それにより、本実施の形態１によれば、ス
イッチＳＷ１，ＳＷ２およびトランジスタＴ５の寄生静
電容量ＣK によって、急激に消費電流ＩCCが増加しても
クランプされた降圧電圧ＶDLの電圧降下を大幅に小さく
でき、かつ急激な電圧降下を防止できるので、半導体集
積回路装置の誤動作などを防止することができる。
イッチＳＷ１，ＳＷ２およびトランジスタＴ５の寄生静
電容量ＣK によって、急激に消費電流ＩCCが増加しても
クランプされた降圧電圧ＶDLの電圧降下を大幅に小さく
でき、かつ急激な電圧降下を防止できるので、半導体集
積回路装置の誤動作などを防止することができる。
【００４２】（実施の形態２）図３は、本発明の実施の
形態２による半導体集積回路装置に設けられた降圧電源
回路の回路図である。
形態２による半導体集積回路装置に設けられた降圧電源
回路の回路図である。
【００４３】本実施の形態２においては、降圧電源回路
１ａが、差動アンプＳＡ、トランジスタＴ１１および、
前述したクランプ電源用のトランジスタＴ５、電源安定
化用のコンデンサＣ、インバータＩｖ、スイッチＳＷ
１，ＳＷ２によって構成されている。この差動アンプＳ
Ａは、通常動作時に周辺回路の消費電力ＩCCが変動する
ことによって生じる電圧変動を補正し、低減する。
１ａが、差動アンプＳＡ、トランジスタＴ１１および、
前述したクランプ電源用のトランジスタＴ５、電源安定
化用のコンデンサＣ、インバータＩｖ、スイッチＳＷ
１，ＳＷ２によって構成されている。この差動アンプＳ
Ａは、通常動作時に周辺回路の消費電力ＩCCが変動する
ことによって生じる電圧変動を補正し、低減する。
【００４４】また、差動アンプＳＡは、ＰチャネルＭＯ
ＳであるトランジスタＴ６，Ｔ７、ＮチャネルＭＯＳで
あるトランジスタＴ８〜Ｔ１０からなってり、トランジ
スタ（基準電圧クランプ用ＭＯＳトランジスタ）Ｔ１１
は、ディプレッション型ＮチャネルＭＯＳであり、該差
動アンプＳＡに用いられる基準電圧ＶREF を電圧クラン
プによって生成している。
ＳであるトランジスタＴ６，Ｔ７、ＮチャネルＭＯＳで
あるトランジスタＴ８〜Ｔ１０からなってり、トランジ
スタ（基準電圧クランプ用ＭＯＳトランジスタ）Ｔ１１
は、ディプレッション型ＮチャネルＭＯＳであり、該差
動アンプＳＡに用いられる基準電圧ＶREF を電圧クラン
プによって生成している。
【００４５】さらに、トランジスタＴ６，Ｔ７の一方の
接続部には電源電圧ＶCCが供給され、トランジスタＴ
６，Ｔ７のゲートがトランジスタＴ７の他方の接続部と
電気的に接続されている。
接続部には電源電圧ＶCCが供給され、トランジスタＴ
６，Ｔ７のゲートがトランジスタＴ７の他方の接続部と
電気的に接続されている。
【００４６】また、トランジスタＴ８の一方の接続部
は、トランジスタＴ６の他方の接続部と電気的に接続さ
れている。トランジスタＴ８の一方の接続部およびトラ
ンジスタＴ６の他方の接続部は、入力電圧切り換え部２
におけるトランジスタＴ２の一方の接続部、トランジス
タＴ４の他方の接続部と電気的に接続されている。
は、トランジスタＴ６の他方の接続部と電気的に接続さ
れている。トランジスタＴ８の一方の接続部およびトラ
ンジスタＴ６の他方の接続部は、入力電圧切り換え部２
におけるトランジスタＴ２の一方の接続部、トランジス
タＴ４の他方の接続部と電気的に接続されている。
【００４７】さらに、トランジスタＴ９の一方の接続部
は、トランジスタＴ７の他方の接続部と電気的に接続さ
れており、トランジスタＴ８，Ｔ９の他方の接続部は、
トランジスタＴ１０の一方の接続部と電気的に接続され
ている。
は、トランジスタＴ７の他方の接続部と電気的に接続さ
れており、トランジスタＴ８，Ｔ９の他方の接続部は、
トランジスタＴ１０の一方の接続部と電気的に接続され
ている。
【００４８】トランジスタＴ１０の他方の接続部は、グ
ランド電位ＶSSと電気的に接続され、そのゲートには、
制御信号ＳＭが入力されるように電気的な接続が行われ
ている。
ランド電位ＶSSと電気的に接続され、そのゲートには、
制御信号ＳＭが入力されるように電気的な接続が行われ
ている。
【００４９】また、トランジスタＴ８のゲートは、トラ
ンジスタＴ５の他方の接続部と電気的に接続されてお
り、トランジスタＴ９のゲートは、トランジスタＴ１１
の他方の接続部と電気的に接続されている。トランジス
タＴ１１の一方の接続部には、電源電圧ＶCCが供給さ
れ、そのゲートは、グランド電位ＶSSと電気的に接続さ
れている。
ンジスタＴ５の他方の接続部と電気的に接続されてお
り、トランジスタＴ９のゲートは、トランジスタＴ１１
の他方の接続部と電気的に接続されている。トランジス
タＴ１１の一方の接続部には、電源電圧ＶCCが供給さ
れ、そのゲートは、グランド電位ＶSSと電気的に接続さ
れている。
【００５０】次に、本実施の形態２における降圧電源回
路１ａの動作について説明する。
路１ａの動作について説明する。
【００５１】まず、スタンバイモードが設定され、制御
信号ＳＭがＬｏ信号となっている場合、トランジスタＴ
１，Ｔ４，Ｔ１０のゲートには該制御信号ＳＭのＬｏ信
号が入力され、トランジスタＴ２，Ｔ３のゲートにはイ
ンバータＩｖによって反転されたＨｉ信号が入力されて
いる。
信号ＳＭがＬｏ信号となっている場合、トランジスタＴ
１，Ｔ４，Ｔ１０のゲートには該制御信号ＳＭのＬｏ信
号が入力され、トランジスタＴ２，Ｔ３のゲートにはイ
ンバータＩｖによって反転されたＨｉ信号が入力されて
いる。
【００５２】よって、スイッチＳＷ１がＯＮ、スイッチ
ＳＷ２がＯＦＦとなるので、ノードａの電圧は電源電圧
ＶCCとなり、ノードｂに電源電圧ＶCCが出力される。ま
た、トランジスタＴ１０は、制御信号ＳＭがＯＦＦとな
っているので、差動アンプＳＡは、非活性状態となって
いる。
ＳＷ２がＯＦＦとなるので、ノードａの電圧は電源電圧
ＶCCとなり、ノードｂに電源電圧ＶCCが出力される。ま
た、トランジスタＴ１０は、制御信号ＳＭがＯＦＦとな
っているので、差動アンプＳＡは、非活性状態となって
いる。
【００５３】そして、制御信号ＳＭがＨｉ信号となりス
タンバイモードが解除されると、トランジスタＴ１，Ｔ
４のゲートにはＨｉ信号が入力され、トランジスタＴ
２，Ｔ３のゲートにはインバータＩｖによって反転され
たＬｏ信号が入力されることになり、スイッチＳＷ１が
ＯＦＦ、スイッチＳＷ２がＯＮとなる。同時に、トラン
ジスタＴ１０のゲートにもＨｉ信号が入力されるので、
差動アンプＳＡが活性化状態となる。
タンバイモードが解除されると、トランジスタＴ１，Ｔ
４のゲートにはＨｉ信号が入力され、トランジスタＴ
２，Ｔ３のゲートにはインバータＩｖによって反転され
たＬｏ信号が入力されることになり、スイッチＳＷ１が
ＯＦＦ、スイッチＳＷ２がＯＮとなる。同時に、トラン
ジスタＴ１０のゲートにもＨｉ信号が入力されるので、
差動アンプＳＡが活性化状態となる。
【００５４】トランジスタＴ５によってクランプされた
降圧電圧ＶDLは、内部電源として供給され、同時にトラ
ンジスタＴ８のゲートにも入力される。
降圧電圧ＶDLは、内部電源として供給され、同時にトラ
ンジスタＴ８のゲートにも入力される。
【００５５】そして、周辺回路などの消費電流ＩCCが小
さくなることによりトランジスタＴ５によってクランプ
された降圧電圧ＶDLが、トランジスタＴ１１によりクラ
ンプされた基準電圧ＶREF よりも高くなった場合には、
トランジスタＴ８のゲート電圧が高くなるので、該トラ
ンジスタＴ８は、より多くの電流を流すことになり、ト
ランジスタＴ８の一方の接続部（ノードｄ）における電
圧が下がることになる。
さくなることによりトランジスタＴ５によってクランプ
された降圧電圧ＶDLが、トランジスタＴ１１によりクラ
ンプされた基準電圧ＶREF よりも高くなった場合には、
トランジスタＴ８のゲート電圧が高くなるので、該トラ
ンジスタＴ８は、より多くの電流を流すことになり、ト
ランジスタＴ８の一方の接続部（ノードｄ）における電
圧が下がることになる。
【００５６】よって、スイッチＳＷ２を介して入力され
るトランジスタＴ５のゲート電圧も低くなり、トランジ
スタＴ５によってクランプされる降圧電圧ＶDLの電圧が
下げられる。
るトランジスタＴ５のゲート電圧も低くなり、トランジ
スタＴ５によってクランプされる降圧電圧ＶDLの電圧が
下げられる。
【００５７】また、降圧電圧ＶDLが、基準電圧ＶREF よ
りも低くなった場合には、トランジスタＴ８のゲート電
圧が低くなり、ノードｄにおける電圧が上がるのでトラ
ンジスタＴ５によってクランプされる降圧電圧ＶDLの電
圧も上げられることなり、降圧電圧ＶDLが補正されて出
力されることになる。
りも低くなった場合には、トランジスタＴ８のゲート電
圧が低くなり、ノードｄにおける電圧が上がるのでトラ
ンジスタＴ５によってクランプされる降圧電圧ＶDLの電
圧も上げられることなり、降圧電圧ＶDLが補正されて出
力されることになる。
【００５８】それにより、本実施の形態２では、スタン
バイモード解除時に、トランジスタＴ５のクランプによ
り生成された降圧電圧ＶDLを差動アンプＳＡによって補
正しながら供給するので、消費電流ＩCCの変動に伴う降
圧電圧ＶDLの変動を大幅に低減することができる。
バイモード解除時に、トランジスタＴ５のクランプによ
り生成された降圧電圧ＶDLを差動アンプＳＡによって補
正しながら供給するので、消費電流ＩCCの変動に伴う降
圧電圧ＶDLの変動を大幅に低減することができる。
【００５９】また、急激な消費電流ＩCCの増加があって
もクランプされた降圧電圧ＶDLの電圧降下を大幅に小さ
くでき、かつ急激な電圧降下を防止できるので、半導体
集積回路装置の誤動作などを防止することができる。
もクランプされた降圧電圧ＶDLの電圧降下を大幅に小さ
くでき、かつ急激な電圧降下を防止できるので、半導体
集積回路装置の誤動作などを防止することができる。
【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６１】たとえば、前記実施の形態１、２において
は、クランプ電源用のトランジスタの寄生静電容量によ
ってゲート電圧をゆっくりと下降させていたが、図４、
図５に示すように、降圧電源回路１、１ａのクランプ電
源用のトランジスタＴ５におけるゲートとグランド電位
ＶSSとの間にコンデンサ（静電容量素子）Ｃ１を接続す
るようにしてもよい。
は、クランプ電源用のトランジスタの寄生静電容量によ
ってゲート電圧をゆっくりと下降させていたが、図４、
図５に示すように、降圧電源回路１、１ａのクランプ電
源用のトランジスタＴ５におけるゲートとグランド電位
ＶSSとの間にコンデンサ（静電容量素子）Ｃ１を接続す
るようにしてもよい。
【００６２】これによっても、降圧電圧ＶDLの急激な電
圧降下を大幅に低減することができる。
圧降下を大幅に低減することができる。
【００６３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】（１）本発明によれば、電圧遅延手段によ
ってクランプ用ＭＯＳトランジスタのゲート電圧を電源
電圧から基準電位までゆっくりと切り換えることができ
るので、スタンバイモード解除時などの急激な消費電流
の増加が生じても、降圧電圧の電圧降下および電圧変動
を大幅に低減することができる。
ってクランプ用ＭＯＳトランジスタのゲート電圧を電源
電圧から基準電位までゆっくりと切り換えることができ
るので、スタンバイモード解除時などの急激な消費電流
の増加が生じても、降圧電圧の電圧降下および電圧変動
を大幅に低減することができる。
【００６５】（２）また、本発明では、電圧遅延手段と
してクランプ用ＭＯＳトランジスタの寄生容量を用いる
ことにより、新たな素子の製造を不要にでき、かつレイ
アウト面積を小さくすることができる。
してクランプ用ＭＯＳトランジスタの寄生容量を用いる
ことにより、新たな素子の製造を不要にでき、かつレイ
アウト面積を小さくすることができる。
【００６６】（３）さらに、本発明においては、クラン
プ用ＭＯＳトランジスタのゲートに入力される補正電圧
を差動アンプによって生成することにより、消費電流が
変動しても降圧電圧の変動を大幅に低減することができ
る。
プ用ＭＯＳトランジスタのゲートに入力される補正電圧
を差動アンプによって生成することにより、消費電流が
変動しても降圧電圧の変動を大幅に低減することができ
る。
【００６７】（４）また、本発明によれば、上記（１）
〜（３）により、半導体集積回路装置の誤動作などを防
止することができ、信頼性を大幅に向上することができ
る。
〜（３）により、半導体集積回路装置の誤動作などを防
止することができ、信頼性を大幅に向上することができ
る。
【図１】本発明の実施の形態１による半導体集積回路装
置に設けられた降圧電源回路の回路図である。
置に設けられた降圧電源回路の回路図である。
【図２】本発明の実施の形態１による降圧電源回路にお
けるタイミングチャートである。
けるタイミングチャートである。
【図３】本発明の実施の形態２による差動アンプが設け
られた降圧電源回路の回路図である。
られた降圧電源回路の回路図である。
【図４】本発明の他の実施の形態による半導体集積回路
装置に設けられた降圧電源回路の回路図である。
装置に設けられた降圧電源回路の回路図である。
【図５】本発明の他の実施の形態による差動アンプが設
けられた降圧電源回路の回路図である。
けられた降圧電源回路の回路図である。
１ 降圧電源回路 １ａ 降圧電源回路 ２ 入力電圧切り換え部 Ｔ１，Ｔ２ トランジスタ Ｔ３，Ｔ４ トランジスタ Ｔ５ トランジスタ（クランプ用ＭＯＳトランジスタ） Ｔ６〜Ｔ１０ トランジスタ Ｔ１１ トランジスタ（基準電圧クランプ用ＭＯＳトラ
ンジスタ） Ｉｖ インバータ ＣK 寄生静電容量（電圧遅延手段） Ｃ１ コンデンサ（静電容量素子） Ｃ コンデンサ ＳＷ１，ＳＷ２ スイッチ（スイッチング手段） ＳＡ 差動アンプ ＶDL 降圧電圧 ＶCC 電源電圧 ＶSS グランド電位（基準電位） ＳＭ 制御信号 ＩCC 消費電力
ンジスタ） Ｉｖ インバータ ＣK 寄生静電容量（電圧遅延手段） Ｃ１ コンデンサ（静電容量素子） Ｃ コンデンサ ＳＷ１，ＳＷ２ スイッチ（スイッチング手段） ＳＡ 差動アンプ ＶDL 降圧電圧 ＶCC 電源電圧 ＶSS グランド電位（基準電位） ＳＭ 制御信号 ＩCC 消費電力
Claims (8)
- 【請求項１】 所定の電源電圧から降圧電圧を生成する
クランプ用ＭＯＳトランジスタと、 前記クランプ用ＭＯＳトランジスタのゲートに、制御信
号に基づいて電源電圧または基準電位のいずれかを切り
換えて入力するスイッチング手段と、 前記スイッチング手段の接続が電源電圧から基準電位に
切り替わった際に、前記クランプ用ＭＯＳトランジスタ
のゲートの電圧降下時間を遅延させる電圧遅延手段とよ
りなる降圧電源回路を備えたことを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記クランプ用ＭＯＳトランジスタが、ディプレ
ッション型ＮチャネルＭＯＳトランジスタであることを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記電圧遅延手段が、前記クランプ用Ｍ
ＯＳトランジスタのゲートと基準電位との間に接続され
た静電容量素子よりなることを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記遅延手段が、前記クランプ用ＭＯＳ
トランジスタのゲートに寄生する寄生静電容量であるこ
とを特徴とする半導体集積回路装置。 - 【請求項５】 所定の電源電圧から降圧電圧を生成する
クランプ用ＭＯＳトランジスタと、 前記クランプ用ＭＯＳトランジスタのゲートに、制御信
号に基づいて電源電圧または補正電圧のいずれかを切り
換えて入力するスイッチング手段と、 前記スイッチング手段の接続が電源電圧から補正電圧に
切り替わった際に、前記クランプ用ＭＯＳトランジスタ
のゲートの電圧降下時間を遅延させる電圧遅延手段と、 基準電圧を生成する基準電圧クランプ用ＭＯＳトランジ
スタと、 前記基準電圧クランプ用ＭＯＳトランジスタの基準電圧
と前記クランプ用ＭＯＳトランジスタにより生成された
降圧電圧との差動増幅を行い、降圧電圧が基準電圧より
も低くなった場合には電圧を高くし、降圧電圧が基準電
圧よりも高くなった場合には電圧を低くして降圧電圧を
安定化させる補正電圧を生成する差動アンプとよりなる
降圧電源回路を備えたことを特徴とする半導体集積回路
装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記クランプ用ＭＯＳトランジスタが、ディプレ
ッション型ＮチャネルＭＯＳトランジスタであることを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置において、前記電圧遅延手段が、前記クランプ用Ｍ
ＯＳトランジスタのゲートと基準電位との間に接続され
た静電容量素子よりなることを特徴とする半導体集積回
路装置。 - 【請求項８】 請求項５または６記載の半導体集積回路
装置において、前記遅延手段が、前記クランプ用ＭＯＳ
トランジスタのゲートに寄生する寄生静電容量であるこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP920998A JPH11214617A (ja) | 1998-01-21 | 1998-01-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP920998A JPH11214617A (ja) | 1998-01-21 | 1998-01-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214617A true JPH11214617A (ja) | 1999-08-06 |
Family
ID=11714086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP920998A Pending JPH11214617A (ja) | 1998-01-21 | 1998-01-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004533719A (ja) * | 2001-05-04 | 2004-11-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
| US7307469B2 (en) | 2004-07-26 | 2007-12-11 | Oki Electric Industry Co., Ltd. | Step-down power supply |
| JP2010114991A (ja) * | 2008-11-05 | 2010-05-20 | Mitsumi Electric Co Ltd | 通信装置及びそれを内蔵する電池パック |
| JP2011198845A (ja) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | 半導体回路装置 |
-
1998
- 1998-01-21 JP JP920998A patent/JPH11214617A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004533719A (ja) * | 2001-05-04 | 2004-11-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路 |
| US7307469B2 (en) | 2004-07-26 | 2007-12-11 | Oki Electric Industry Co., Ltd. | Step-down power supply |
| US7468624B2 (en) | 2004-07-26 | 2008-12-23 | Hitoshi Yamada | Step-down power supply |
| JP2010114991A (ja) * | 2008-11-05 | 2010-05-20 | Mitsumi Electric Co Ltd | 通信装置及びそれを内蔵する電池パック |
| JP2011198845A (ja) * | 2010-03-17 | 2011-10-06 | Fujitsu Ltd | 半導体回路装置 |
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