JPH0329036A - マイクロコントローラまたはマイクロプロセッサの作動モニタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロコントローラまたマイクロプロセッ
サ、特に、但し限定的ではないが、自動車用のそれの動
作監視を行なうためのモニタ回路に関する． ［従来の技術］ マイクロコントローラ及びマイクロプロセッサは、通常
、それらの出力の一つとして監視信号を出力するが、こ
の監視信号の周波数に関しては、マイクロコントローラ
乃至マイクロプロセッサの動作、例えばプログラムのラ
ンに依存している．マイクロコントローラ乃至マイクロ
プロセッサの動作の監視のために種々の回路、すなわち
前記監視信号に応勤する種々の回路が既に提案されてい
る。これらの回路は通常ウオッチドッグ（ｗａｔｃｈｄ
ｏｇｓ）と呼ばれている．この種のモニタ回路の主要な
機能は、監視信号の周波数を監視して発生が予測される
変則性を検出し、必要に応してマイクロコントローラ乃
至マイクロプロセッサを再度初期化することである． このような監視は、マイクロコントローラ乃至マイクロ
プロセッサが自動車において特に生じ得る高いレベルの
電磁的干渉を受ける環境で使用されるときに特に有用で
ある． 例えばドイツ公開特許公報ＤＥ−Ａ−２９０３６３８，
ＤＥ−Ａ−３２１４００ＳおよびＤε−＾−３０３５８
９６茫記載されている通り、この種の回路に対する初期
の提案は、監視信号の周波数が正常動作の限界状態を表
示する閾値以下にならないことをチェックすることによ
り動作するものである．しかし、単に監視信号を閾値と
比較するだけというこの種のモニタ回路の効果は不満足
なものである． 特開昭５７−　１０８９３８および特開昭５７−　１０
１１！９号公報あるいはドイツ公開特許公報ＯＥ−＾−
３２４０７０４に記載されているように、監視ｆｇ号の
周波数が規定された正規動作範囲内にあることを確認す
るように設計された高機能回路を使用してマイクロコン
トローラ乃至マイクロプロセッサの動作を監視するとい
う提案もなされている． この目的のために提案された回路は、通常、正規動作に
おいてマイクロプロセッサで発生されたような監視信号
中で許容される正規周期の範囲内の最小周期及び最大周
期に夫々対応するスイッチング時間を各々有する二つの
単安定マルチバイブレータを備えている． これらの従来の回路はやはり各種の欠点に悩まされてい
る．これらはある信号の周期が所定の範囲内にあること
を確認はするが、これらの信号のフォーマットは監視し
ない．また最小及び最大の基準周期の調節範囲、従って
監視範囲の調節も制限されている． ［発明が解決しようとする課題］ 本発明の目的は、従来技術の欠点を除去する新規なモニ
タ回路を捏供することである。

本発明の補助的な目的は、単一のパッケージ中に集積可
能な係るモニタ回路を捏供することである． 本発明のその他の補助的な目的は、二つの単安定マルチ
バイブレータを有する従来の回路よりも更に精密な機能
のモニタ回路を提供することである。

本発明のその他の補助的な目的は、許容周波数の非常に
広い範囲に亘って調節が容易なモニタ回路を提供するこ
とである． ［課題を解決するための手段］ 本発明によれば、この目的は次の構成を有するモニタ回
路によって達成される。すなわち、一定の既知の周波数
をもつ駆動信号を送出する発振器ど； 前記駆動信号を受ｆ３する入力端および監視すべき圧規
の周期範囲内の最小周期に相関する周期のクロック信号
を送出する出力端を有するプログラマブル分周回路と； 前記クロック信号を受信してタイムウィンドウを発生す
るカウンタと、 前記タイムウィンドウ中で前記監視信号の状態を監視す
るイヘントモニタ： とを備えたモニタ回路である． 本発明の作用と効果、およびその他の特徴、目的、及び
長所を、添付図面に示した非限定的な実施例によって以
下に説明する。

［発明の詳細な開示と実施例］ ＝木発明のモニタ回路の全般構成＝ 添付の第１図は、上述したような本発明によるモニタ回
路の４つの主要な機能的ブロック、即ち発振器１００、
分周回路２００、カウンタ３００およびイベントモニタ
４００を示す． 発振器１００は、一定の既知の周波数の駆勅ｆニ号を発
生する役目をもつ。

分周回路２００はプロクラマブルである。これは発振器
１００が発生した駆動イ３号を受取る入力端を有し、ま
た、マイクロコントローラ又はマイクロプロセッサの監
視信号用の受入れ可能な最小周期（最小正規周期）に相
関をもった周期のクＩ−冫ック信号ＨＣを送出ずる出力
端２０１を有する。

カウンタ３００は、クロック信号ＨＣを受取り〔これか
らタイムウィンドウを発生する。これらのタイムウィン
ドウは、カウンタ３００からの出力ＴＭ，　ＤＢＦＩ，
およびＦＩＮＦのイネーブルフラグ、例えばこれら出力
をハイレベルにスイッヂングするフラグによって示され
る． 最後に、イベントモニタ４００は、マイクロコントロー
ラ又はマイクロプロセッサからの監視信号を受取ってそ
の状態をカウンタ３００が発生したタイムウィンドウ中
で監視する。マイクロコントローラ又はマイクロプロセ
ッサによって発生される監視信号は添付図面中ではＳＭ
で表示されている。

変則性が観測されたとき、例えば監視ｆ言号ＳＭの周期
が規定範囲外になったときには、イベントモニタ４００
はマイクロコントローラ又はマイクロプロセッサのため
のリセット信号を出力Ｊ　ＲＥＳＥＴに生しる。

続いて上述の４つのモジュールの夫々の構成についての
説明を行い、その後に回路の動作説明を行う。

＝発振器＝ 第１図に略示するように、発振落モジュール１００は好
ましくは二つの異なる発振惺１　１　０と１２０を含み
、これら発振器には夫々水晶振動子１１２と１２２とが
付属し、発振出力は分周回路２００の夫々の入力端ｏｓ
ＬｏｗとＯＳＱＵＨＣに接続されている．これらの発振
器１１０と１２０とは、例えば発振器１１０は２ＭＨ　
ｚから２０ＭＨｚの周波数範囲で、また発振器１２０は
２０ＭＩ｛ｚから３２ＭＨｚの範囲で動作するとよい。

両発振器１１Ｏと１２０のうちの一方のみがモニタ回路
を駆動するために使用される．どちらの発振益が選択ざ
れるかは監視されるマイクロコントローラ又は７イクロ
ブロセッサによって発生される監視信号の周波数によっ
て定まる。

＝分周回路２００＝ 分周回路２００の回路構成を第２Ａ図及び第２Ｂ図に示
すが、これらは同じ一つの回路図の半沖ずつを構成して
いる。

アウトラインを説明すると、分周回路２００は発振器１
００からの駆ｉＩＪ信号ＯＳＬＯＷまたはＯＳ（Ｅｔｃ
の周波数を分周するためにカスケード接続されｔ．：一
連の双安定回路２１０を有すると共に、一連の双安定回
路２１０によっ゛ｒ発生される信号と、モジュールの入
力端Ｖｌ，Ｖ２．及び■３に与えられる３ビットの外部
プログラムＷ　５Ｍの関数としての信号とを基礎として
クロック信号ＨＣを発生するマルチプレクサ２５０を有
している。

更に詳細には、夫々４つの双安定マルチバ，７ブレータ
からなる２つの組が設けられ、一方の組は２＋１．２１
２，２１３．及び２１４、他方の組は２１５、２１６．
２１７，及び２１８である。

千ジュール２００（７）入力端ＯＳＬＯＷ及びＯ　Ｓ　
Ｑ　Ｕ　Ｉ　Ｇはノ１′ゲート２１９の人ブノ端に接続
されている。ノアｊｆ−ト２　１　９の出力端はインバ
ータゲート２２０よ一介して双安定回路２１１と２１５
のクロック入力端Ｃ１、κに接続されている。

各双安定回路２１１〜２１８の各々のクリア入力ｉｃＬ
Ｉｌは、システムがスイッチオンされ、クリ−１　｛３
号が回路の外部から入力ｉ４ＲＡＺＩＮＩＴに加えられ
たときにインバータゲート２２１，２２２および２２３
を介して該クリア信号を受取る．双安定回路２１１のす
出力端はそのＤ入力端にループバックされると共にその
下流の双安定回路２１２のクロック入力端ＣＬκに接続
されている。

同しことが双安定回路２１２にも応用されてその頁出力
端はそのＤ入力端にループバックされると共に双安定回
路２１３のクリック入力端ＣＬκに接続され、双安定回
路２１３は一方でそのＤ入力端にその頁出力がループバ
ックされると共に双安定回路２１４のクロック入力端Ｃ
ＬＨに接続されている。

双安定回路２１１，２１２．２１３及び２１４のＱ出力
端はナンドケート２２４の夫々の入力端にＩＢ続されて
いる。ナンドゲート２２４の出力端はナントゲート２２
５の第１の入力端に接続されている。ナンドゲート２２
５の第２の入力端は回路の入力端Ｔ　Ｕ　Ｒ　Ｂ　Ｏ　
Ｈに外部から印加されたテスト信号を受取っている。

当業者は、添付図而第２Ａ図と第２Ｂ図に示す回路図を
検討することによって、試験目的で入力ＴＩＩＲＢＯＨ
をイネーブル状態（する唯−の効果が分周回路２１０の
一部の機能を蝿効にしてクロック信号の周波数を増加す
る点にあることを容易に理解するであろう。マイクロプ
ロセッサ又はマイクロコントローラの固有の動作を監視
しているときの通常の動作時においては、入力ＴＩＪＲ
［ｌＯ｝Ｉは無効にされる． ナンドゲート２２５の出力端は排他的オアゲー＋２２６
のｉ１入力端に接続されている。このゲート２２６の第
２入力端は双安定回路２１５のＱ出力端に接続されてい
る．排他的オアゲート２２６の出力端は双安定回路２１
５のＤ入力端に接続されている。

双安定回路２２５の頁出力端は、双安定回路２１６のク
ロック入力１ｃＬＨに接続されている．双安定回路２１
６の百出力端は、そのＤ入力端にループバックされると
共に双安定回路２１７のクロック入力端ＣＬＨに接続さ
れている。同様に、双安定回路２１７の頁出力端は、そ
のＤ入力端にループバックされると共に双安定回路２１
８のクロック入力端ＣＬＫに接続ざれている．最後に、
双安定回路２１８の頁出力端はそのＤ入力端にループバ
ックされる． モニタ回路を駆動するために使用される発振器１１０と
１２０の周波数は、分周回路モジュール２００の出力端
ＨＢＵＦＦに得られるようになっている。この出力端は
直列になった２つのインバータゲート２２７及び２２８
を介してノアゲート２１９の出力端に接続されたいる。

更に、分周回路モジュール２００は出力ＩＩ　Ｄ　Ｉ　
ｌ／とＰＨＩＩを有するが、選択されたほうの発振器１
１０又は１２０の周波数に対応するその２５６分の１に
分周された周波数を有する信号が生じる。信号ＨＤＩＶ
とＰＨＩＩとは双安定回路２１１と２　１　８（７）Ｑ
出力と試験侶号ＴＩＩＲＰＨＩを基礎として得られる。

この目的のため、モジュール２００の試験入力ＴＩＩＲ
ＰＩ＋１と双安定回路２Ｊ１のＱ出力とがアンドゲート
２２９の入力端に接続されている．第２のアンドゲート
２３０は双安定回路２１８のＱ出力に接続され、インバ
ータゲート２３１でコンブリメントされた侶号ＴＵＲＰ
Ｈ　Ｉを受取るように接続されている。

アンドゲート２２９と２３０の出力はノアゲート２３２
の夫々の入力端に印加される．ノアゲー１・２３２の出
力端は夫々のインバータゲート２３３と２３４を介して
モジュール２００の出力端１１　Ｌ　Ｉ　ＶとＰＨＩ１
とに接続されている。

第１１図に示すように、出力Ｈ口Ｖはマイクロコントロ
ーラの駆動に使用することができる。出力ＰＨｌ１に関
しては、これはイベントモニタ４００の駆動に使用され
る。

上述したように、マルチプレクサ２５０の目的は、入力
Ｖｌ，Ｖ２．及びｖ３で定義されたプログラミング言語
を基礎とし、そして一連の双安定回路２１０によって作
られた中間周波信号を基礎としてのクロック侶号ＨＣを
作り出すことである。

第２Ｂ図に示す実施例において、マルチプレクサ２５０
は、インバータゲート２５１〜２５６、２入力のナンド
ゲート２５７〜２６０、ノアゲート２６１〜２６８、２
入力のアンドゲート２６９〜２７６、ノアゲート２７７
〜２８０、そして４入力のナンドゲート２８１とから或
るものである．各ゲート２５１から２６８までは、入力
Ｖｌ，ｖ２及びｖ３の論理組合せを定める．ゲート２６
１〜２６８の出力端は夫々のアンドゲート２６９〜２７
６の入力端の一つに接続される．それらのアンドゲート
２６９〜２７６の第２の入力端は双安定回路２１１〜２
１７からのＱ出力の夫々一つまたはインバータゲート２
３４からの出力を受取る。第２Ｂ図に示す論理ゲートマ
ルチプレクサ２５０は各種の違った要領で実用化されよ
う。従ってマルチプレクサの詳細な構造、即ち論理ゲー
トの特定な相互接続に関してはここでは詳細には説明し
ない。

以下の説明を読めば更に理解されるように，ブログラ稟
ング部分の言語に対応する入力端Ｖｌ，ｖ２，　及びｖ
３に印加された論理状態は、マイクロコントローラ又は
マイクロプロセッサからの監視ｆｇ号に対する最小正規
周期の閾値を間接的に定める役を果たす．入力状態Ｖｌ
，Ｖ２．及びｖ３はクロック侶号ＨＣの周波数を決定し
、最小正規周期閾値はクロック信号ＨＣの周期の倍数に
等しいものとしてカウンタ３００によって決定される。

＝カウンタ３００＝ カウンタ３００の構成を示す一つの回路図を形成する第
３Ａ図と第３Ｂ図を組合せて参照されたい． カウンタ３００の主要な機能は、クロック信号ＨＣの基
礎の下にタイムウィンドウを作ることである． 更に詳細には、カウンタ３００の主要な機能は３　ｆｉ
のフラグを発生することであるが、その第１のフラグは
デッドタイム期間を定めるもので、その期間中ではマイ
クロコントローラ又はマイクロプロセッサによって作ら
れた監視信号はどの状態でも良い．又、夫々最小正規周
期及び最大正規周期に対応する２つのフラグがあり、こ
れらの周期の間に監視信号がなければならないものであ
る．カウンタ３００は、カスケード接続された１５個の
双安定回路３０１〜３１５を有し、これらはクロック信
号１１Ｇによって駆動され、双安定回路３０１〜３１５
によって発生したデッドタイムフラグと最小周期フラグ
を記憶する複数の双安定回路と連係されている。

分周回路２００からのクロック侶号ＨＣは、インバータ
３１６を介して双安定回路３０１．双安定回路３０４．
および双安定回路３０８の各クロック入力端ＣＬκに印
加される． 双安定回路３０１〜３１５のクリア入力ｉｃｕは、以下
に説明する状態の下でイベントモニタ４００が作り出す
内部クリア信号ＲＡＺを受取る。信号ＲＡＺは、インバ
ータ３１７〜３２１を介して双安定回路３０１〜３１５
に印加される．双安定回路３０１のす出力端は、そのＤ
入力端にループバックされると共に下流の双安定回路３
０２のクロック入力端ＣＬＫに接続されている。双安定
回路３０２の頁出力端は、その入力端Ｄにループバック
されると共に双安定回路３０３のクロック入力端ＣＬＫ
に接続されている。双安定回路３０３の頁出力端はその
入力端Ｄにループバック接続されている。

双安定回路３０１，２０２及び３０３のＱ出力端はナン
ドゲート３２の入力端に接続される。

ナンドゲート３２２の出力端はナンドゲート３２３の第
１入力端に接続され、その第２入力端はインバータ３２
４を介して外部から与えられた試験信号ＴＵＲＢＯＣを
受取る。ゲート３２３の出力端は排他的オアゲート３２
５の第１入力端に接続されており、その第２入力端は双
安定回路３０４からのＱ出力を受取る．排他的オアゲー
ト３２５の出力端は双安定回路３０４のＤ入力端に接続
されている。双安定回路３０４のす出力端は双安定回路
３０５のクロック入力端ＣＬκに接続されている。

双安定回路３０５のク出力端はそのＤ入力端にループバ
ックされると共に双安定回路３０６のクロック入力端Ｃ
ＩＪに接続ざれている．双安定回路３０６の頁出力端は
、そのＤ入力端にループバックされると共に双安定回路
３０７のクロック入力端ＣＬ）ｆに接続されている．双
安定回路３０７の頁出力端はそのＤ入力端にループバッ
クされている．ナンドゲート３２２の出力端と双安定回
路３ｏ４の頁出力端とはノアゲート３２６の入力端に接
続ざれている。ナンドゲー１３２７の入力端はノアゲー
ト３２６の出力と共（双安定回路３０５〜３０７からの
す出力を受取る。

インバータ３２４の出力端とナンドゲート３２７の出力
端とはナンドゲート３２８の入力端に接続されている．
ナンドゲート３２５からの出力端から試験信号ＰＲＣを
生じるが、これに関しては、これがモニタ回路の動作に
関して重要なものではないのでこれ以上の説明はしない
。

ナンドゲート３２８の同じ出力端は排他的オアゲート３
２９の一方の入力端に接続され、その他方の入力端は双
安定回路３０８からのＱ出力を受取っている。

排他的オアゲー１−　３　２　９の出力端は双安定回路
３０８のＤ入力端に接続されている。双安定回路３０８
の頁出力端は双安定回路３０９のクロック入力端ＣＬＫ
に接続されている。双安定回路３０９の頁出力端はその
Ｄ入力端にループバックされると共（双安定回路３１０
のクロック入力ｉｃＬＨに接続されている．双安定回路
３１０の頁出力端はそのＤ入力端にループバックされる
と共に双安定回路３１１のクロック入力端ＣＬκに接続
されている．双安定回路３１１の頁出力端はそのＤ入力
端Ｃルーブバックされると共に双安定回路３１２のクロ
ック入力端ＣＬκに接続されている。双安定回路３１２
の頁出力端仕そのＤ入力端にループバックされると共に
双安定回路３１３のクロック入力端ＣＩ．Ｈに接続され
ている。双安定回路３１３の頁出力端はそのＤ入力端に
ループバックされると共に双安定回路３１４のクロック
入力端に接続されている。双安定回路３１４の頁出力端
はそのＤ入力端にループバックされると共に双安定回路
３１５のクロック入力端Ｃ　Ｉ．κに接続されている。

双安定回路３１５の頁出力端はそのＤ入力端にループバ
ックされる． デッドタイムフラグ、最小周期フラグおよび最大周期フ
ラグは、それぞれＴＭ，　ＤＢＦ＋，及びＦＩＮＦと表
示したカウンタ３００の各出力から得られる。

出力ｉＴＭで得られるデッドタイムフラグは２つのノア
ゲート３３０と３３１によって構成されるＲＳ双安定回
路に記憶されている通りの双安定回路３１０のＱ出力を
以って定められる．これを行うのに、双安定回路３１０
のＱ出力端をノアゲート３３０の第１入力端に接続する
．ノアゲート３３０の出力端はノアゲート３３１・の第
１入力端に接続されている．その第２入力端はインバー
タ３１７を介して内部クリア信号ＲＡ４を受取る。ノア
ゲート３３１の出力端はカウンタ３００の出力端ＴＭに
接続されている．これはまたノアゲート３３０の第２入
力端にループバックされている。

同様に、出力ｌＤ８Ｆ！で得られる最小周期フラグは２
つのノアゲート３３２と３３３によって構成されるＲＳ
双安定回路に記憶されている通りの双安定回路３１３の
Ｑ出力を以って定められる。これを行うには、双安定回
路３１３のＱ出力端をノアゲート３３２の第１入力端に
接続する。ノアゲ−４３３２の出力端はノアゲート３３
３の第１入力端に接続される。その第２入力端はインバ
ータ３１７を介して内部クリア信号を受取る。ノアゲー
ト３３３の出力端はカウンタ３００の出力ＤＢＦＩに接
続されている．これはまたノアゲート３３２の第２入力
端にも接続されている。

当業者は、フラグＴＭで定められるゲットタイムの期間
がフラグＤＢＦＩで定められる最小周期の８分の１に相
当することが容易に理解できよう，カウンタ３００の出
力ＩＦＩＮＦに得られる最大周期フラグは、双安定回路
３１４のＱ出力、及び双安定回路３１５のＱ出力のどち
らか選定された方によって定められる。

これらの２つのオプションの選択は回路への入力端ＴＬ
の状態（よって決定される。双安定回路３ｌ４のＱ出力
端はアンドゲート３３４の第１入力端に核続され、その
第２入力端はインバータ３３５を介して制御信号Ｔ１、
を受取っている。双安定回路３１５のＱ出力端はアンド
ゲート３３６の第１入力端に接続され、その第２入力端
は制御侶号ＴＬを受取っている。アンドゲート３３４と
３３６の出力端はノアゲート３３７のそれぞれの入力端
に接続され、ノアゲート３３７の出力端はインバータ３
３８を介して端子ＦＩＮＦに接続されている。

このようにして、外郎から加えられた信号ＴＬの状態に
応じて、フラグＦＩＮＦで定義される監視の最大正規期
間はフラグＤＢＦＩで定められる最小正規期間の２倍か
、又は前記最小期間の４倍かのいずれかに対応する． 双安定回路３１０〜３１５は非同期カウンタとして接続
されていることが判るが、同期に関しては双安定回路３
０１、３０４．及び３０８の入力端に印加されたクロッ
ク信号ＨＣを基礎として行われる。

上述の試験侶号Ｔ　ＩＪ　Ｒ　Ｂ　Ｏ　Ｈと同様な要領
で、試験侶号ＴＩＪＲＢＯＣが双安定回路３０１〜３０
７で構成さハるカウンタの一郎を無効にし、ごれによっ
て高い周波数で動作する試験モートな実行する役を男た
す。しかし、マイクロコントローラ又はマイクロプロセ
ッサの動作の監視を行うための通常のモードにおいては
試験信号Ｔ　ＩＩ　Ｒ　Ｂ　Ｏ　Ｃが無効にされる。

＝イベ冫・トモニタ４００＝ イベントそニタ４００の構成を第４Ａ図第４Ｂ図の組合
せで示す。

イベントモ；．夕４００の主要機能は、カウンタ３００
で定められるタイムウィンドウの期間中下゛マイクロコ
ントローラ又はマイクロプロセッサｋ：よって作られる
監視信号の状態を監視することである． マイクロコントローラ又はマイクロプロセッサによって
作られた監視信号はイベントセニタ４００の入力端ＳＭ
に印加される。

更に正確に言うと、イベントモニタ４００は、監視信号
ＳＭが実際にフラグＤＢＦＩによって定められる最小周
期とフラグＦＩＮＦで定められる最大周期の間で低論理
レベルから高論埋レヘルヘ切り換わるかどうかを確認す
る役をするものである。このような情極的な確認が生し
ると何時でも、イベントモニタは信号Ｒ　Ａ　７．をイ
ネーブルにすることによってカウンタ３００をクリアし
てタイムウィンドウをクリアする． 反対に、イベントモニタは以下に記載の状態が検出され
た時にはそのＲＥＳＥＴ出力端にマイクロコントローラ
又はマイクロプロセッサのためのリセットイ５号を発生
する．即ち、 Ａ：フラグＴＭで定まるデッドタイムの終り（監視イ３
号ＳＭが論理零レベルにないとき、Ｂ：｛ｇ号ＳＭが、
最小周期フラグＤＢＦＩがイネーブルにされる前に低論
理レベルから高論理レベルヘ切替わるとき、又は、 Ｃ：監視信号ＳＭが、最大周期フラグＦＩＮＦがイネー
ブルにされる前に低論理レベルから高論理レベルへ切替
わらない場合。

−１述の信号ＲＡＺｒＮＩ丁，　Ｐｌｌｌｌ，　ＴＭ，
　ＳＭ，　ＤＩＩＦＩ，　Ｄ−びＦＩＮＦを第４Ａ図の
左側に示す。

同様に第４Ａ図の左側に示すその他の入力ＤＲＭＶ，及
びＳＤＲは以下に説明する。

上述の通り、マイクロコントローラ又はマイクロプロセ
ッサによって作られた監視信号ＳＭの状、態はデッドタ
イムフラグＴＭがイネーブルにされるまでは、即ちフラ
グＴＭがゼロである限りは無視される． これを行うため、監視信号ＳＭはノアゲート４０１の第
１入力端に印加され、その出力端はノアゲート４０２の
第１入力端に接続されている。ノｊ′ゲート４０２の出
力端はノアゲート４０１の第２入力端にループバックさ
れている．ノアゲート４０２の第２入力端はインバータ
４０３を介して信号ＴＭを受取っている。

ノアゲート４０２からの信号とフラグＤＢＦＩ及びＦＩ
ＮＦは、前記分周回路２００によって作られた信；ｐｏ
ｕ＋の立上り端と立下り端に順次双安定回路４０４〜４
０９に２回以上記憶さわる。

これを行うのに、ノアゲート４０２の出力端は双安定回
路４０４のＤ入力端に接続されている。

双安定回路４０４のＱ出力端は双安定回路４０５のＤ入
力端に接続される．最小周期フラグＤＢＦＩは双安定回
路４０６のＤ入力端に印加される，双安定回路４０６の
Ｑ出力端は双安定回路４０７のＤ入力端に接続されてい
る． 入力ＦＩＮＦで定められる最大周期フラグは双安定回路
４０８のＤ入力端に印加される．そのＱ出力は双安定回
路４０９のＤ入力端に印加される．入力双安定回路４０
４，４０６，４０８のクロック入力＃ＣＬＫはインバー
タ４１０と４１１とを介して信号ＰＨＩＩを受取る。出
力双安定回路４０５，４０７，４０９のクロック入力端
ＣＬＫは３つのインバータ４１０，４１２．４１３によ
ってコンブリメントされている信号Ｐ　Ｈ　Ｉ　ｌを受
取る．出力双安定回路４０５，４０７，４０９のクリア
入力端ＣＬＲは、インーバタ４１４．４１５を介して外
部から加えられたスイッチオンクリア信号ＲＡＺＩＮＩ
Ｔを受取る。入力双安定回路４０４，４０６及び４０８
のクリア入力端は、以下に定める状態に伴ってインバー
タ４１６の出力端で定められるｆＺ号ＲＡｚに対応する
内部クリア信号を受取る。

イベントモニタ４００は３個のノアケート４１７，４１
８，４１９と、２個のナンドゲート４２Ｑ，４２１を有
し、後者は双安定回路４０５．４０７，４０９の出力端
に組み合わされてデッドタイムフラグＴｌｌ１が高論理
レベルにある時、ノアゲート４０２の出力端に得られる
監視イ３号が実際にフラグＤＢＦＩがイネーブルにされ
てからフラグＦＩＮＦｈ１イネーブルにされるまでの間
に亙って低論理レベルから高論理レベルへ切り換ること
を確かめる．添付図面に示す実施例においては、ノアゲ
ート４１７は双安定回路４０５と４０７からの頁出力を
受取る入力端を有する．ノアゲート４１８は双安定回路
４０５からの頁出力と双安定回路４０７からのＱ出力を
受取る。ノアゲート４１９はノアゲート４１８の出力と
双安定回路４０９からのＱ出力とを受取る． ノアゲート４１７の出力はフラグ０８Ｆ１がイネーブル
されたのち監視信号ＳＭが低論理レベルから高論理レベ
ルに切替わる時にイネーブルにされる。

この情報は双安定回路４２２の中に記憶され、そのＤ入
力端はノアゲート４ｌ７の出力を受取っている．双安定
回路４２２の頁出力は、内部クリアイス号１１ＡＺを作
るのに、即ちカウンタ３００を、従っ千対応するタイム
ウィンドウをクリアするのに使用される。

ノアゲート４１９の出力端はナンドゲート４２０の第１
入力端に接続され、その第２入力端は以下記載の要領で
制御信号ＭＶから導かれた信号を受取る．ナンドゲート
４２０の出力端は正常でない動作が検出された時に、即
ち信号ＳＭがフラグＴＭで定められたデッドタイムの終
りでゼロであるか、或いはフラグＤＢＦＩがイネーブル
になる前に信号ＳＭが高論理レベルに切替わるか、又は
監視信号Ｓ！，Ｉが最大周期フラグＦＩＮＦのイネーブ
ル前に高論理レベルに切替わらない時に、イネーブルに
される。

ゲート４２０の出力端に得られる情報は、Ｄ入力端がゲ
ート４２０に接続されている双安定回路４２３に記憶さ
れる。

双安定回路４２３の頁出力端はマイクロプロセッサマイ
クロコントローラに一般的なリセットを行う信号ＲＥＳ
ＥＴを発生するのに使用される。双安定回路４２２と４
２３のクロック入力端ＣＬＫはインバータ４１０および
４１１を介して侶号Ｐｌｌｌ１を受取る。双安定回路４
２２と４２３のクリア入力端はインバータ４１４と４１
５を介してスイッチオンリセット信号ＲＡＺＩＮＩＴを
受取る。

３入力のナンドゲート４２５は、その夫々の入力端に双
安定回路４２２からの頁出力と、インバータ４２４を介
してのスイッチオンリセットｆＺ号ＲＡＺＩＮＩＴ　．
及びナンドゲート４２１からの出力信号を受取る．この
ナンドゲートは、一方の入力端にノアゲート４１９から
の出力信号と、その他方の入力端子にナントゲート４２
５の出力とを受取る． ナンドゲート４２５の出力端は、インバータ４２６を介
してモニタ回路の出力端子ＤＦＬＴに接続されている。

出力ＤＦＬＴはマイクロコントローラ又はマイクロプロ
セッサから発生された監視信号か許容されるウインドウ
の外に外れる時にはｒｌ」に切り替わる．換言すれば、
出力ＤＦＬＴはマイクロコントローラ又はマイクロプロ
セッサが間違った動作をした場合に「１」に切り替わる
． ２入力のナンドゲート４２８は双安定回路４２３からの
す出力と外部信号ＳＤＲとを受取る．ゲート４２８から
の出力は２個の−７ンバータ４２９と４３０を介してモ
ニタ回路のＲＥＳＥＴ出力端に接続されているが、この
出力はマイクロコントローラ又はマイクロプロセッサに
対するリセット信号となる。

同じ信号のコンブリメント版が信号インバータ４３１を
介してゲート４２８の出力端に接続されているＲＥＳＥ
Ｔ　Ｂと示した端子で入手可能である。

４入力のナンドゲート４２７は、制御信号ＭＶから導か
れた信号と、双安定回路４２２からの頁出力と、インバ
ータ４２９からの出力と、インバータ４２４からの出力
とを受取る。ナンドゲート４２７の出力端はインバータ
４１６の入力端に接続されている。これは又インバータ
４３２を介して出力端ＲＡＺにも接続されている。即ち
、適切な作動が検出されているときには、カウンタ３０
０に対するクリアイａ号が端子ＲＡＺに得られる。この
信号のコンブリメント信号は、別のインバータ４３３を
介してインバータ４３２の出力端に接続されているＳＹ
ＮＣＲＡＺ出力端に得られる。

信号ＤＲとＭＶとは１０個の双安定回路４３４〜４４３
の組で処理される． 信号０８は双安定回路４３４のＤ入力端に印加される．
この双安定回路のＱ出力端は双安定回路４３９のＤ入力
端に接続される．双安定回路４３９のＱ出力端は双安定
回路４３８のＤ入力端に接続されている。双安定回路４
３８のＱ出力端は双安定回路４４３のＤ入力端に接続さ
れている。

信号ＭＶは双安定回路４３５のＤ入力端に印加される。

双安定回路４３５のＱ出力端は双安定回路４４０のＤ入
力端に接続される．双安定回路４４０のＱ出力端は双安
定回路４３６のＤ入力端に接続されている。双安定回路
４３６のＱ出力端は双安定回路４４１のＤ入力端に接続
されている。双安定回路４４１１のＱ出力端は双安定回
路４３７のＤ入力端に接続されている．双安定回路４３
７のＱ出力端は双安定回路４４２のＤ入力端に接続され
ている． 双安定回路４３４から４４３までのクリア入力端ＣＬＲ
はインバータ４４４と４４５を介して信号ＲＡＺＩＮＩ
Ｔを受取る．双安定回路４３４から４３８までのクロッ
ク入力端ＣＬＫはインバータ４１０と４４６を介して信
号ＰＨＩＩを受取る。双安定回路４３９から４４３まで
は３つのインバータ４１０，４１２．及び４４７を介し
て信号ＰＨＩ１のコンブリメント信号を受取る．双安定
回路４３９のＱ出力嬌および双安定回路４４２と４４３
の各す出力端は、ナンドゲート４４８の各入力端に接続
されている。ナンドゲート４４８の出力はナンドゲート
４２０の入力端の一つに印加される。双安定回路４３６
のＱ出力端は更にナンドゲート４２７の入力端の一つに
接続されている。

＝回路の勅作＝ 第１図に示すように、この回路は次のものを有している
．即ち、 ａ：発振器１１０と１２０に苅ずる２つの入力端０５Ｌ
Ｏｌｆ　とＱＳＱｔｌｌ［　：ｂ二マイクロコントロー
ラによって発生された監視信号の周期に対して最低許容
値を選択するために分周器２００をプログラムするため
の３つの入力端Ｖｌ，　Ｖ２，及びｖ３： Ｃ：マイクロコントローラで発生された監視信号の周期
に対して最大値ＴＭＡＸを決定するためにカウンタ３０
０をプログラムするために使用する入力端ＴＬ（例えば
、ＴＭＡＸ＝　２　ＴＭＩＮ、またはＴＭＡＸ＝　４７
ＭＩＮ）　　； ｄ：試験入力ＴＬＩＲＢＯＨ，　ＴＩＩＲＰＩＩ＋及び
ＴＵＩＩＢＯＣ　．　．１：れらは構成ブロックの形に
まとめることができ、単一の試験入力によって制御する
こともでき、この試験入力は正常動作も：際しては接地
ラインに落しておく。

ｅ・スイッチオンしたときのシステムリセット用の入力
ｎＡＺＩＮＩＴ　； ｆ．マイクロコントローラ又はマイクロプロセッサで作
られた監視信号を受取る入力端ＳＭ：ｇ．優先信号ＲＥ
ＳＥＴをトリガする入力端ＳＤＲ　．及び、 ｈ：マイクロコントローラによって作られた監視信号を
活性化又は非活性化する入力ＭＶと、入力ｉＩｌｖが「
Ｏ」であるときに動作して低論理レベルから高論理レベ
ルに切換わるときにＲＥＳＥＴバルスがトリガされるよ
うにする入力ＤＲ． またこのモニタ回路は次のものを含んでいる．即ち、 ｉ二入力側で使用された水晶発振器と同一の周波数の矩
形波信号を与える出力端ＨＢＵＦＦ　　．この出力端は
マイクロコントローラ内の発振器回路へ接続するのに使
用してもよい． ｊ：前記水晶発振器の周波数と等しく、但し２５６分の
１に分周された周波数のイエ号を送出する出力４ＨＤ＋
ｖ； ｋ：試験出力端ＰＲＣ　　． Ｉ：監視信号の周期に対して認定されたウインドウの開
始を示す出力ＤＢＦ　　．この出力によって高論理レベ
ル状態に切り換えられる。

ｍ：アクティブ高レベルリセットパルスを生じる出力Ｒ
ＥＳＥＴ　　： ｎニアクティブ低レベルリセットパルスを生しる出力Ｒ
ＥＳＥＴＢ　． 及び、 ０：マイクロコントローラが発生する監視ｒＸ号の周期
が認定されたウインドウの外にある場合にｒＩＪ状態に
切換る出力ＤＦＬＴと、回路がそのカウンタをクリアし
ていることを示す出力ＳＹＮＣＲＡＺ　．前記入力ＭＶ
はマイクロコントローラによって発生された監視信号の
イネーブル化または禁止を行うのに使用される．入力Ｍ
Ｖが「０」に維持されていると、ＲＥＳＥＴ信号を発生
するのに入力ＳＤＲとＤＲのみが使用可能となる． 入力ＭＶが『０」の場合、ＳＤＲは侵先ＲＥＳＥＴ信号
をトリガするための入力である．この入力は、スイッチ
オンの時にリセットパルスを発生するのに使用してもよ
い，　ＳＤＲはアクティブ低レベル信号である。従って
、スイッチオンのときのリセットパルスを接地ラインと
正電源ラインとの間に直列接続抵抗とコンデンサによっ
て発生することができ、信号ＳＤＲに関してはこの直列
接続の中点から取り出すことができる。入力ＭＶが『０
」の場合は、入力ＯＲは低論理レベルから高論理レベル
へ切り替わるたびにリセットパルスをトリガする役目を
行う。

但し、このＯＲのパルス幅はリセットパルスの幅よりも
大きくないとリセットパルスの発生を保証することはで
きない。

入力ＭＶが一つの場合、回路の出力ＲＥＳＥＴは入力Ｓ
ＤＲが『０」である限りアクティブである。ＳＤＲが立
上ると、マイクロコントローラからのパルスの監視か開
始される。

信号ｌｌｌｖが立上ると、入力ＯＲは単一のリセットパ
ルスの幅Ｃ等しい時間だけアクチブ状態にとどまる．そ
の後、入力ＤＲの状態は無視される。

従って、ＭＶが１の場合にパルスのモニタが能動状態に
なる．監視シーゲンスはＭＶの立上り端で開始される．
但し、入力ＤＲがリセットパルスをトリガすると、監視
シーケンスはリセットパルスの立下り端で再度スタート
される。

マイクロコントローラの発生した監視ｆａ号の監視シー
ケンスはカウンタ３００と対応するタイムウィンドウの
再スタートによって開始される。その後、カウンタはレ
リーズされ、フラグＴＭ，　ＤＢＦＩ（丁旧Ｎ），及び
ＦＩＮＦ（ＴＭ＾×）によって与えられるタイムウィン
ドウが発生される． 第５図はフラグＴＭ，　ＤＢＦＩ，及びＦＩＮＦのタイ
ミング図である． フラグＤＢＦＩによって定められるウインドウは、フラ
グＴＭによって定められるウインドウの８倍に等しく、
一方２フラグＦＩＮＦによって定められるウインドウは
フラグＤＢＦＩによって定められるウインドウの２倍に
等しいことが第５図からわかる。

マイクロコントローラは時間ＴＭＩＮ／８　（デッドタ
イムと称する）を許され、この間は入力ＳＨに与えられ
た状態は無視される。この時間の終りに入力ＳＭが「Ｏ
』でないとすると、信号リセットが生しる。このプロセ
スは次に信号ＲＥＳＥＴの立下り端で再び初期化される
。

マイクロコントローラは、イネーブルにされたフラグＴ
ＭとイネーブルにされたフラグＤＢＦ　ｌとの間で「０
」に保たれる必要がある．このタイムウィンドウの間に
入力ＳＭが「１」に切換らないときはバルスＲＥＳＥＴ
が発生されてプロセスは再び初期化ざれる． マイクロコントローラは、フラグＤＢＦＩがイネーブル
にされたのちフラグＦＩＮＦがイネーブルになる前まで
に監視信号の状態を変化させることを要求される．これ
が生じると、ＳＭに「１」の状態が現ねれる瞬間に、カ
ウンタ３００によるタイムウィンドウ発生プロセスがイ
ネーブルにされている信号ＲＡＺによって再び初期化さ
れる。これは適正動作であると判断され、出力ＲＥＳＥ
Ｔにはパルスは生じない。

逆に、前記最大許容周期に対応するフラグＦＩＮＦがイ
ネーブルにされたとき、監視信号ＳＭに「１ノ状態がな
お現われない場合は、出力ＲＥＳＥＴにパルスが生じて
プロセスは再び初期化される。

正規に認定された周期のウインドウの開始は、ｒ１」へ
切換る信号ＤＢＦによって監視回路の出力に表示される
。再初期化が生じるときは常にこの出力は「０』に切換
復帰される。

基準範囲外の監視信号によってトリガされる出力ＲＥＳ
ＥＴへのパルスの作用は、出力ＤＦＬＴを「１」に切換
ることである。この出力は、マイクロコントローラが再
び適正にパルスを生じ始めることによってのみ「Ｏ」に
復帰し得る．スイッチオンのときは、信号ＤＦＬＴは「
Ｏ」に初期化される。

フラグＴＭ，　ＤＢＦＩ，及びＦＩＮＦで定められるウ
イントウは、入力側で使用される水晶発振器の周波数と
、入力Ｖ１、　Ｖ２．ν３．及びＴＬとの関数である．
フラグＴ％ｌによって定まるデッドタイムウィンドウは
Ｔ旧Ｎ／８に等しい周期を有するが、ここでＴＭＩＮは
フラグＤＢＦＩで定められる周期に対する最小の値であ
る． 周期に対する最大値は、入力ＴＬが「０」の場合はＴＭ
ＩＮの２倍に等しく、入力ＴＬが１に等しいときはＴＭ
ＩＮの４倍に等しい。

出力ＲＥＳＥＴのバルス輻は発振器の周期の２５６倍で
ある。

添付第６図に示す図表は２ＭＨｚで動作している発振器
で得られるウインドウの値である．＝第７〜１３図に示
すモニタ回路の応用＝第７〜１３図において、入力ＴＵ
Ｒ８０Ｈ．　ＴＩＩＲＰ｝ＩＩ，ＲＡＺＩＮＩＴ及びＴ
ＵＲＢＯＣは、単一の試験入力の形で接続されている． 第７図に示す応用例は、非同期モードでのマイクロコン
トローラの動作をモニタする例である。

第７図は、第１〜５図を参照して先に述べたようなモニ
タ回路Ｃ■をマイクロコントローラＭＨＣｎＯと共に示
している。

回路ＣＶ（７）入力［ＩＲ，　ＴＶ，　Ｖ３，及びＴＥ
ＳＴは低論理レベルに接続され、一方、入力Ｍν，　Ｖ
ｌ，及びＶ２は高論理レベルに接続されている．入力Ｓ
ＤＲは接地ラインと正電＃ｉ端子との間に直列接続され
た抵抗ＲとコンデンサＣとを有するブリッジの中コスに
接続され、この場合、前記コンデンサＣはブリッジの接
地劇である。回路の入力ｏｓｔ．ｏｗに発振器ＯＳＣが
接続され、入力ＯＳＱＵＨＣは接地されている。

回路Ｃｖの入力端ＳＭは、マイクロコントローラで発生
された監視信号を受取る。マイクロコントローラＭＨＣ
ＲＯは、マイクロコントローラに接続されている回路Ｃ
ｖの出力端Ｈ　Ｂ　Ｕ　Ｆ　Ｆで発振器ＯＳＣにより発
生された駆動信号により駆動される。最後に、必要があ
れば、マイクロコントローラＭＨＣＲＯは回路Ｃｖによ
って発生された出力端ＲＥＳＥＴの信号によって再初期
化される。

第８図に示す応用例は同期モードでのマイクロコノトロ
ーラの動作をモニタする例であり、マイクリコンｌ一ロ
ーラでモニタ回路の動作をモニタし？いる。

第８図に示す応用例は、第７図に示したそれとは先ず入
力端Ｔ１■が低論理レベルではなく高論理レベルに接続
されているこど、次に、そして何よりもモニタ回路Ｃｖ
からの出力端Ｄ　Ｂ　Ｆ　１とＳＹＮＣＲＡＺがマイク
ロコントローラ旧ＣＲＯに接続されている点が異なって
おり、それによって最小周期フラグがイネーブルにされ
たとき、即ち、そのとき以後マイクロコントローラＭＨ
ＣＲＯが出力端ＳＹＮＣＲＡＺで監視ｉＭ　５を高論理
レベルに切替え可能になる瞬間に、出力端ＤｉｌｌＦを
介してこれを通知するようにしてあり、モニタ回路Ｃｖ
がそのカウンタを『Ｏ」にリセ＝ｚトし．従って′ｌ１
応ずるタイムウィンドウをクリアしていることを示する
ようにしている．第９図に示す応用例は、マイクロコン
トローラの出力インターフェースでマイクロコントロー
ラの動作をモニタする例であり、インターフェースは、
その動作に欠陥が検出された瞬間から正常な動作に復帰
するまで禁止状態にされる。

第９図は、モニタ回路Ｃｖ、マイクロコントローラ旧Ｃ
ＲＯ．及び該マイクロコントローラに接続されている出
力インターフェースＯＰＩＮＴを示す．第９図に示す応
用は、第７図に示すそれとは、先ず入力ＴＬが低論理レ
ベルでなく高論埋レベルにあると言うこと、次に何より
も、モニタ回路Ｃｖの出力Ｄ　Ｆ　１、丁によってイン
ターフェースＯＰ！Ｎ丁の禁正入力ＩＮＨＩＢに接続さ
れることの２点で異なっている。

即ち、回路ＣＶの出力ＤＦＬＴは、監視信号の周期が認
定された正規のウインドウの中に入らないときは常に１
１ノであり、出力インターフェースＯ　［’　Ｉ　Ｎ　
Ｔはマイクロコントローラ−ＨＣＲＯの動作か正常であ
る限りは非能動状態にされる。

第１０図に示す応用は、マイクロコントローラが周期的
にリセットされる例である。

これを行なうのに、モニタ回路Ｃｖの入力端５１．１は
マイクロコントローラＭＨＣＲＯから監視侶男を受取ら
ない代りに低論理レベルに接続されている．その結果、
カウンタ３００は周期的に前記正規の最大周期になり、
対応するフラグＦＩＮＦをイネーブルにする。従ってパ
ルスが周期的に出力端ＲＥＳＥＴに生しる。そのほかの
点では、モニタ回路Ｃｖの入出力端は第７図を参照して
述べたものと同じであるが，入力端Ｔ１、がこの場合高
論理レベル側に接続されていることが相違している． 第ｌ１図に示す応用は、ｒ休眠中Ｊであったマｌクロコ
ントローラを外部作用、例えば押しボタン又は赤外線遠
隔操作受ｆｓ器の作動などによって「覚醒』することを
イネーブルＣする追加機能を伴ったマイクロコントロー
ラの動作モニタの例である。

第１１図に示すモニタ回路ＣＶは、入力端ＯＳＬＯＷに
接続された発振器ＯＳＣと、マイクロコントローフ旧Ｃ
ＲＯと、電動機Ｍを付属した周辺機器ＰＥＲＩＰＩ１と
、キー押し検出器ＫＥＹＤＥＴと゜、赤外線遠隔制Ｏａ
受｛Ｘ　ｉＧ　ＲＥＭＣＯＮと、レギュレータＲＥＣＵ
とを有する。

レギュレータＲ　Ｅ　Ｇ　ｔｌは回路Ｃｖの入力端ＳＤ
Ｒに接続されている．入力端ＯＳは上述したようなマイ
クロコントローラＭＨＣＲＯを覚醒させる外部装置、例
えば赤外線遠隔制御受信器ＲＥＭＣＯＮ、キー押し検出
器Ｋ　Ｅ　Ｙ　Ｄ　Ｅ　Ｔなどの出力の論理組合せを受
取るが、この「覚醒」パルスはこれらの装置の一つが付
活されたときに回路Ｃｖの入力ｉ［ＩＲに印加されるも
のである． モニタ回路Ｃｖの入力４ＭＶは、周辺機器がスイッチイ
ンされているか否かを回路ＣＶ＆：通知するためにマイ
クロコントローラ周辺機器の出力端に接続されている．
入力端ＴＬ．　Ｖ１、，及びｖ２は高論理レベルにあり
、入力端ｖ３及びＴＥＳＴは低論理レｌ＼ルｋ−ある． 回路Ｃ■の入力＠ＳＭは、マイクロコントローラによっ
て発生されたる監視（：３号を受取る。その出力＃ＲＥ
ＳＥＴ　，　ＨＢＬＩＦＦおよびＨ　Ｄ　Ｉ　Ｖは、マ
イクロコントローラＭＨＣＲＯの関係入力端に接続され
ている。最後に、モニタ回路Ｃｖの出力端ＤＦＬＴはマ
イクロコントローラ旧ＣＲＯの出力周辺機器ＰＥＲＩＰ
Ｈの禁止入力鴫に接続されている。

第１２図に示す応用例はマスターマイクロコントローラ
とスレーブマイクロコントローラを使用する例であり、
前記マスターマイクロコントローラはスし・−ブマイク
ロコントローラの機能を「休眠」又はｒ覚醒Ｊにする追
加機能を有するものである。

第１２図では、第１モニタ回路ＣＶＭを有するマスター
マイクロコントローラＭＨＣＲＯＭと、第２モニタ回路
Ｃｖεを有ずるスレーブマイクロコントローラ旧ＣＲＯ
Ｓとを示す．第１２図にはまたスレーブマイクロコント
ローラ旧ＣＲＯＳの周辺機ＩＰＥＲＩＰＳをも示す． ［Ｉ′ｉｌ路ＣＶＭ　ノ入力端ＳＤＲ　．　ＤＲ，　Ｍ
Ｖ，　ＴＬ，　Ｖｌ，　Ｖ２，Ｖ３，　ＴＥＳＴ．　Ｏ
ＳＬＯＷ　，及びＯＳＱＵＨＣは、第８図を参照して述
べたのと同様に接続される．回路ＣＶＭの入力端ＳＭは
マスターマイクロコントローラ旧ＣＲＯＭから監視イ３
号を受取る．回路ＣＶＭの出力＃ＲＥｓＥＴとＨＢＵＦ
ＦとはマスターマイクロコントローラＭＨＣＲＯＭの対
応入力端に接続されている。回路ＣＶＭの出力端ＲＥＳ
ＥＴＢは回路ＣＶＥの入力端ＳＤＲに接続されている． 回路ＣＶＥの入力端ＤＲとＭＶとはマスターマイクロコ
ントローラの対応端子に、及びスレーブマイクロコント
ローラＭ！ＣＲＯＳの周辺機器ＰＥＲ　ＩＰｓのイネー
ブル端子に接続されている。

回路ＣＶＥの入力端ＴＬ，　Ｖｌ，及びｖ２は高論理レ
ベルニあり、一方ソノ入力端Ｖ３，　ＴＥＳＴ及びＯＳ
ＱｌｊＨＣは低論理レベルにあり、又、発振器ＯＳＣは
その入力＠　ｏｓｃｏｗに接続されている．回路ＣＶＥ
の入力端ＳＭはスレーブマイクロコントローラＭＨＣＲ
ＩＳの発生した監視信号を受取る．その出力端ＲＥＳＥ
Ｔと｝ＩＢＯＦＦとはスレーブマイクロコントローラの
対応する入力端に接続されている。最後に、回路ＣＶＥ
の出力端ＤＦＬＴはマスターマイクロコン｝・ローラの
対応端子及び周辺機器ＰＥＲＩＰＳを禁止状態にする端
子とに接続されている． 第１３図に示す応用例は単純なマイクロコントローラの
応用例である。第１３図は、第１モニタ回路ＣＶＭが付
属するマスターマイクロコントローラＭＨＣＲＯＭと、
第２モニタ回路Ｃ■εが付属するスレーブマイクロコン
トローラＭＨＣＲＯＳとを示す．第１モニタ回路ＣＶＥ
と第２モニタ回路ＣＶＥとの間、及び第２モニタ回路Ｃ
ＶＥとスレーブマイクロコントローラ旧ＣＲＯＳとの間
にある接続は、′ｆ％１２図を参照して述べたものと同
様である．第１３図は、第１２図とはスレーブマイクロ
コントローラに付設されている周辺装置がないという点
で主に相違している．その結果、第２モニタ回路Ｃｖε
からの出力ＩＤＦＬＹはマスターマイクロコントローラ
のみに接続され、回路ＣＶＥの入力端ＯＲは低論理レベ
ルへ、一方回路ＣＶＥの入力端｝ＩＶは高論理レベルへ
接続されている． 当然、本発明はＬ述した実施例と応用とに限定されるも
のではｌ　＜、各請求項の範囲中に包含される変形に適
用町能である．

【図面の簡単な説明】

第１図は本発明のモニタ回路の主要な構成を示すブロッ
ク図、第２Ａ図及び第２Ｂ図は本発明にンドウを生じる
カウンタの一例の回路図、第４Ａ図及び第４Ｂ図は本発
明で使用されるイベントモニタの一例の回路図、第５図
は本発明のモニタ回路で考慮に入れられる主要信号の経
時波形変化を示すタイミング図、第６図は外部プログラ
ミングの関数としてのカウンタによって発生された各種
タイムウィンドウのリストを示す図表、第７図〜第１３
図は本発明のモニタ回路の各種の応用例を示すブロック
説明図である。 （主要部分の符号の説明）

Claims (1)

1. 【特許請求の範囲】 １、モニタ用監視信号を生じるマイクロコントローラま
   たはマイクロプロセッサの作動をモニタする回路であっ
   て、 一定の既知の周波数で駆動信号を送出する発振器（１０
   ０）と、 前記駆動信号を受け取る入力端および監視すべき正規の
   周期範囲のうちの最小周期に相関した周期をもつクロッ
   ク信号ＨＣを送出する出力端を有するプログラマブル分
   周回路（２００）と、 前記クロック信号ＨＣを受け取ってタイムウィンドウを
   発生するカウンタ（３００）と、前記タイムウィンドウ
   中で前記監視信号ＳＭの状態を監視するイベントモニタ
   （４００）、 とを備えたことを特徴とするマイクロコントローラまた
   はマイクロプロセッサの作動モニタ回路。 ２、前記分周回路（２００）が、前記発振器（１００）
   によって発生された前記駆動信号ＯＳＬＯＷを分周する
   ためのカスケード接続された一連の双安定回路（２１１
   〜２１８）と、前記クロック信号ＨＣを発生するために
   双安定回路（２１１〜２１８）からの出力とプログラム
   言語（Ｖ１、Ｖ２、Ｖ３）との論理組合せを形成するマ
   ルチプレクサ（２５０）を構成する一連の論理ゲートと
   を有することを特徴とする請求項１に記載のモニタ回路
   。 ３、前記プログラム言語（Ｖ１、Ｖ２、Ｖ３）が３ビッ
   ト言語であることを特徴とする請求項２に記載のモニタ
   回路。 ４、前記分周回路（２００）が、固有値で分周された前
   記駆動信号の周波数に対応する周波数の補助クロック信
   号ＰＨＩ１をも送出するように適合されていることを特
   徴とする請求項１〜３のいずれか１項に記載のモニタ回
   路。 ５、前記カウンタ（３００）が、前記クロック信号ＨＣ
   の周波数を分周するための一連のカスケード接続された
   双安定回路（３０１〜３１５）と、これら双安定回路（
   ３１０、３１３）の選ばれたものの状態の変化を記憶す
   るための記憶手段（３３０、３３１；３３２、３３３）
   とを有することを特徴とする請求項１〜４のいずれか１
   項に記載のモニタ回路。 ６、前記記憶手段が複数の対になった論理ゲート（３３
   ０、３３１；３３２、３３３）を有することを特徴とす
   る請求項５に記載のモニタ回路。 ７、前記カウンタ（３００）が、その期間中においては
   前記監視信号ＳＭが任意の状態を取ることのできるデッ
   ドタイムと、前記最低周期と、監視すべき正規周期のう
   ちの最大周期とに対応する３種のフラグＴＭ、ＤＢＦ１
   、ＦＩＮＦを定めるように適合されていることを特徴と
   する請求項１〜６のいずれか１項に記載のモニタ回路。 ８、前記クリア信号ＲＡＺと前記最低周期を与えるフラ
   グＤＢＦ１のイネーブル化との間の経過時間が、同じク
   リア信号ＲＡＺと前記デッドタイムを与えるフラグＴＭ
   のイネーブル化との間の経過時間の倍数に等しくされて
   いることを特徴とする請求項７に記載のモニタ回路。 ９、前記クリア信号ＲＡＺとイネーブルにされているフ
   ラグＤＢＦ１との間の時間経過が、同じクリア信号ＲＡ
   Ｚとイネーブルにされている前記フラグＴＭとの間の経
   過時間の８倍に等しくされていることを特徴とする請求
   項８に記載のモニタ回路。 １０、前記クリア信号ＲＡＺと前記最大周期を与えるフ
   ラグＦＩＮＦのイネーブル化との間の経過時間が、同じ
   クリア信号ＲＡＺと前記最低期間を与えるフラグＤＢＦ
   １のイネーブル化との間の経過時間の倍数に等しくされ
   ていることを特徴とする請求項７〜９のいずれか１項に
   記載のモニタ回路。 １１、前記クリア信号ＲＡＺとイネーブルにされている
   前記フラグＦＩＮＦとの間の経過時間が、同じクリア信
   号ＲＡＺとイネーブルにされている前記フラグＤＢＦ１
   との間の経過時間の２倍又は４倍に選択的に等しくされ
   ていることを特徴とする請求項１０に記載のモニタ回路
   。 １２、前記最大周期のための経過時間の選択を回路への
   入力ＴＬの論理状態によって行なうように適合されてい
   ることを特徴とする請求項１１に記載のモニタ回路。 １３、前記イベントモニタ（４０Ｏ）が、前記監視信号
   ＳＭと前記フラグＴＭ、ＤＢＦ１、及びＦＩＮＦの論理
   的組合せを形成するゲートを含んでいることを特徴とす
   る請求項７〜１２のいずれか１項に記載のモニタ回路。 １４、前記イベントモニタ（４００）が、前記デッドタ
   イムを与える前記フラグＴＭがイネーブルにされている
   ときに前記監視信号ＳＭが低論理レベルにあることを確
   認し、そうでないときには信号ＲＥＳＥＴを発生するよ
   うに適合されていることを特徴とする請求項７〜１３の
   いずれか１項に記載のモニタ回路。 １５、前記イベントモニタ（４００）が、前記最低周期
   を与える前記フラグＤＢＦ１がイネーブルにされるまで
   は監視信号ＳＭが高論理レベルに切換わらないことを確
   認し、そうでないときには信号ＲＥＳＥＴを発生するよ
   うに適合されていることを特徴とする請求項７〜１４の
   いずれか１項に記載のモニタ回路。 １５、前記イベントモニタ（４００）が、前記最低周期
   を与える前記フラグＤＢＦ１がイネーブルにされた後で
   しかも前記最大周期を与える前記フラグＦＩＮＦがイネ
   ーブルにされる前に前記監視信号ＳＭが高論理レベルに
   切換わることを確認すると共に、この場合に前記カウン
   タ（３００）とその関連タイムウィンドウをクリアする
   ように適合されていることを特徴とする請求項７〜１５
   のいずれか１項に記載のモニタ回路。 １１、前記イベントモニタ（４００）が、前記監視信号
   ＳＭが高論理レベル状態に切換わる前に前記最大周期を
   与える前記フラグＦＩＮＦがイネーブルにされたときに
   信号ＲＥＳＥＴを生じるように適合されていることを特
   徴とする請求項７〜１６のいずれか１項に記載のモニタ
   回路。 １８、前記イベントモニタ（４００）が、優先的な信号
   ＲＥＳＥＴを生じるための入力ＳＤＲを含んでいること
   を特徴とする請求項１〜１７のいずれか１項に記載のモ
   ニタ回路。１９、前記イベントモニタ（４００）が、前
   記監視信号ＳＭのモニタを阻止するための入力ＭＶを含
   むことを特徴とする請求項１〜１８のいずれか１項に記
   載のモニタ回路。 ２０、前記イベントモニタ（４００）が、前記入力ＭＶ
   が監視信号ＳＭのモニタを阻止するときに常に信号ＲＥ
   ＳＥＴを生じるのに適合した入力ＤＲを含むことを特徴
   とする請求項１９に記載のモニタ回路。