JPH0215320A - 時計機構制御方式 - Google Patents
時計機構制御方式Info
- Publication number
- JPH0215320A JPH0215320A JP63166214A JP16621488A JPH0215320A JP H0215320 A JPH0215320 A JP H0215320A JP 63166214 A JP63166214 A JP 63166214A JP 16621488 A JP16621488 A JP 16621488A JP H0215320 A JPH0215320 A JP H0215320A
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- JP
- Japan
- Prior art keywords
- counter
- reference pulse
- clock
- time
- counting
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、電子計算機システムにおける時計（時刻）
機構の制御方式に関するものである。
機構の制御方式に関するものである。
中央処理装置、主記憶装置、入出力装置及び端末機器等
を有した電子計算機システムでは、時計機構を基にして
プログラムの実行に対する異常を監視している。これは
、電子計算機の制御プログラムによってプログラム実行
時間を監視するものであり、第３図に一般的な時計機構
の構成例を示す。
を有した電子計算機システムでは、時計機構を基にして
プログラムの実行に対する異常を監視している。これは
、電子計算機の制御プログラムによってプログラム実行
時間を監視するものであり、第３図に一般的な時計機構
の構成例を示す。
第３図において、１は時計機構の基準となる定周期の標
準計時基準パルスを発生する標準計時基準パルス発生器
、２はその計時基準パルスを計数して電子計算機の基準
時刻を表現する時計カウンタで、数十桁のカウンタによ
り構成されている。
準計時基準パルスを発生する標準計時基準パルス発生器
、２はその計時基準パルスを計数して電子計算機の基準
時刻を表現する時計カウンタで、数十桁のカウンタによ
り構成されている。
上記時計カウンタ２は、計時基準パルス発生器１からの
基準パルスを計数することにより、計数開始時からの経
通時刻を記録しており、電子計算機の中央処理装置にそ
の経過時刻を送っている。
基準パルスを計数することにより、計数開始時からの経
通時刻を記録しており、電子計算機の中央処理装置にそ
の経過時刻を送っている。
そして、中央処理装置は、その経過時刻からプログラム
実行時間を知り、プログラムの実行に対する監視を行っ
ている。その際、時計カウンタ２は、電子計算機の動作
状況とは無関係に、電子計算機の電源が投入されている
間、計時基準パルスの計数を継続して中央処理装置に送
っている。
実行時間を知り、プログラムの実行に対する監視を行っ
ている。その際、時計カウンタ２は、電子計算機の動作
状況とは無関係に、電子計算機の電源が投入されている
間、計時基準パルスの計数を継続して中央処理装置に送
っている。
従来の電子計算機における時計機構制御方式は、以上の
ように、電子計算機の動作状況とは無関係に計時基準パ
ルスの計数を維続させているため、電子計算機のハード
ウェア異常等によりプログラムの実行が停止した場合、
その間も計時基準パルスの計数が行われているので異常
が取り除かれてプログラムの実行が再開した時にプログ
ラム実行時間が監視時間を超過することがあり、この時
異常として処理され、プログラムの実行に支障を来たす
という問題点があり、また、時計カウンタの表現値が実
時刻と大きく開いてしまうという問題点があった。
ように、電子計算機の動作状況とは無関係に計時基準パ
ルスの計数を維続させているため、電子計算機のハード
ウェア異常等によりプログラムの実行が停止した場合、
その間も計時基準パルスの計数が行われているので異常
が取り除かれてプログラムの実行が再開した時にプログ
ラム実行時間が監視時間を超過することがあり、この時
異常として処理され、プログラムの実行に支障を来たす
という問題点があり、また、時計カウンタの表現値が実
時刻と大きく開いてしまうという問題点があった。
この発明は、このような問題点を解消するためにさなれ
たもので、プログラムの実行が電子計算機の異常処理時
間の影響を受けることなく、また時計カウンタの値が実
時刻と差が生じない時計機構制御方式を提供することを
目的としている。
たもので、プログラムの実行が電子計算機の異常処理時
間の影響を受けることなく、また時計カウンタの値が実
時刻と差が生じない時計機構制御方式を提供することを
目的としている。
（３題を解決するための手段）
この発明に係る時計機構制御方式は、周期の異なる基準
パルスを発生する複数の基準パルス発生器と、その基準
パルスを計数して時刻を表現する複数のカウンタとを備
え、同一周期の基準パルスを計数しているカウンタの中
で一方のカウンタが基準パルスの計数を停止した時、そ
の間他方のカウンタには基準パルスの計数を継続させる
と共に、その計数を停止した一方のカウンタが計数を再
開する際に該カウンタに以Ｈより周期の短い基準パルス
を供給するように切り換え、この一方のカウンタの計数
値が上記計数を継続させた他方のカウンタの計数値と同
じ値に達した時点で、該計数を再開した一方のカウンタ
に上記他方のカウンタと同じ元の周期の基準パルスを供
給するように切り換えるようにしたものである。
パルスを発生する複数の基準パルス発生器と、その基準
パルスを計数して時刻を表現する複数のカウンタとを備
え、同一周期の基準パルスを計数しているカウンタの中
で一方のカウンタが基準パルスの計数を停止した時、そ
の間他方のカウンタには基準パルスの計数を継続させる
と共に、その計数を停止した一方のカウンタが計数を再
開する際に該カウンタに以Ｈより周期の短い基準パルス
を供給するように切り換え、この一方のカウンタの計数
値が上記計数を継続させた他方のカウンタの計数値と同
じ値に達した時点で、該計数を再開した一方のカウンタ
に上記他方のカウンタと同じ元の周期の基準パルスを供
給するように切り換えるようにしたものである。
この発明の時計機構制御方式においては、同じ基準パル
スを計数するカウンタの中で一方のカウンタが停止した
時は他方のカウンタに基準パルスの計数を継続させてお
き、一方のカウンタの計数再開時に同期の短い基準パル
スを計数させ、他方のカウンタの計数値と同じ値になっ
た時点で元の基準パルスを計数させるようにしているの
で、プログラム実行時間が監視時間を超過することはな
く、また時計カウンタの値が実時刻と差が生じることも
ない。
スを計数するカウンタの中で一方のカウンタが停止した
時は他方のカウンタに基準パルスの計数を継続させてお
き、一方のカウンタの計数再開時に同期の短い基準パル
スを計数させ、他方のカウンタの計数値と同じ値になっ
た時点で元の基準パルスを計数させるようにしているの
で、プログラム実行時間が監視時間を超過することはな
く、また時計カウンタの値が実時刻と差が生じることも
ない。
（実施例）
以下、この発明の一実施例を第１図及び第２図に基づい
て説明する。
て説明する。
第１図はこの発明に係る電子計算機の時計機構の構成図
であり、図において、１は該時計機構の基準となる標準
計時基準パルス２ （Ｓ−ＣＬＫ）を発生する標準計時
基準パルス発生器、２はその標準計時基準パルスを計数
して電子計算機の基準時刻を表現する時計カウンタ（Ｔ
ＯＤ ＣＴＲ） 、 ３は時計カウンタ２が停止した時
に使用する高速計時基準パルス発生器で、上記標準計時
基準パルスよりも同期の短い高速計時基準パルス（Ｆ−
ＣＬＫ）を発生する。
であり、図において、１は該時計機構の基準となる標準
計時基準パルス２ （Ｓ−ＣＬＫ）を発生する標準計時
基準パルス発生器、２はその標準計時基準パルスを計数
して電子計算機の基準時刻を表現する時計カウンタ（Ｔ
ＯＤ ＣＴＲ） 、 ３は時計カウンタ２が停止した時
に使用する高速計時基準パルス発生器で、上記標準計時
基準パルスよりも同期の短い高速計時基準パルス（Ｆ−
ＣＬＫ）を発生する。
４は常に標準計時基準パルス発生器１からの計時パルス
を計数しているバックアップカウンタ（ＢＡＣＫ ＵＰ
（：Ｔｎ） 、 ５は電子計算機のハードウェア異常
処理中や異常処理完了時点から時計カウンタ２の計数値
がバックアップカウンタ４の計数値と同じ値に達するま
での間、計時基準パルスの供給を停止し、また切り換え
る計時パルス切換ゲート（Ｔ−ＴＯＤ） 、 ６は時計
カウンタ２とバックアップカウンタ４の値を比較する比
較器、７は時計機構に対して外部から与えられるハード
ウェア異常の処理開始信号（ＭＣに一５ＴＡＲＴ）を反
転する反転ゲート、８は時計カウンタ２に対する標準計
時基準パルスの供給を制御するラッチ（ＣＴＲ−ＣＴＬ
Ｉ）、９はラッチ８の出力を反転する反転ゲート、１０
は時計機構に対して外部から与えられるハードウェア異
常の処理終了信号（ＭＣに−ＥＮＤ）を反転する反転ゲ
ート、１１は時計カウンタ２に対する高速計時基準パル
スの供給を制御するラッチ（ＣＴＲ−ＣＴＬ２）で、上
記ラッチ８と同様フリップフロップで構成されている。
を計数しているバックアップカウンタ（ＢＡＣＫ ＵＰ
（：Ｔｎ） 、 ５は電子計算機のハードウェア異常
処理中や異常処理完了時点から時計カウンタ２の計数値
がバックアップカウンタ４の計数値と同じ値に達するま
での間、計時基準パルスの供給を停止し、また切り換え
る計時パルス切換ゲート（Ｔ−ＴＯＤ） 、 ６は時計
カウンタ２とバックアップカウンタ４の値を比較する比
較器、７は時計機構に対して外部から与えられるハード
ウェア異常の処理開始信号（ＭＣに一５ＴＡＲＴ）を反
転する反転ゲート、８は時計カウンタ２に対する標準計
時基準パルスの供給を制御するラッチ（ＣＴＲ−ＣＴＬ
Ｉ）、９はラッチ８の出力を反転する反転ゲート、１０
は時計機構に対して外部から与えられるハードウェア異
常の処理終了信号（ＭＣに−ＥＮＤ）を反転する反転ゲ
ート、１１は時計カウンタ２に対する高速計時基準パル
スの供給を制御するラッチ（ＣＴＲ−ＣＴＬ２）で、上
記ラッチ８と同様フリップフロップで構成されている。
１２は比較器６からの一致信号（ＣＴＲ−ＨＱ）を反転
する反転ゲートである。
する反転ゲートである。
次に、第２図のタイミング図を用いて動作を説明する。
第２図は上述の各信号と切換ゲート５及びラッチ８，１
１の出力波形を示したものである。
１の出力波形を示したものである。
通常状態では、時計カウンタ２とバックアップカウンタ
４は共に標準計時基準パルス発生器１からの同一同期の
計時基準パルスを計数しており、両カウンタの内容は同
値である。そして、この状態では、ラッチ８及びラッチ
１１は共にリセット状態に在る。
４は共に標準計時基準パルス発生器１からの同一同期の
計時基準パルスを計数しており、両カウンタの内容は同
値である。そして、この状態では、ラッチ８及びラッチ
１１は共にリセット状態に在る。
ここで、電子計算機のハードウェア異常が発生し、サー
ビスプロセッサが異常処理を開始すると、ハードウェア
異常の処理開始信号が人力され、反転ゲート７からの出
力によってラッチ８がセット状態となり、一方の時計カ
ウンタ２への標準計時基準パルスの供給は計時パルス切
換ゲート５により遮断され、計時カウンタ２は停止する
。
ビスプロセッサが異常処理を開始すると、ハードウェア
異常の処理開始信号が人力され、反転ゲート７からの出
力によってラッチ８がセット状態となり、一方の時計カ
ウンタ２への標準計時基準パルスの供給は計時パルス切
換ゲート５により遮断され、計時カウンタ２は停止する
。
しかし、この間も他方のバックアップカウンタ４へは標
準計時基準パルス発生器１からの計時パルスが供給され
、計時動作を継続する。この時、比較器６から出力され
る一致信号は、計時カウンタ２の停止Ｆにより両カウン
タ値に差異が発生することから非有意となる。
準計時基準パルス発生器１からの計時パルスが供給され
、計時動作を継続する。この時、比較器６から出力され
る一致信号は、計時カウンタ２の停止Ｆにより両カウン
タ値に差異が発生することから非有意となる。
上記サービスプロセッサによる異常処理が完了してハー
ドウェア異常の処理終了信号が人力されると、反転ゲー
ト１０からの出力によってラッチ１１がセット状態とな
り、高速計時基準パルス発生器３からの高速計時基準パ
ルスが計時パルス切換ゲート５を経由して時計カウンタ
２に供給される。この高速計時基準パルス発生器３の発
生パルス同期は、標準計時基準パルス発生器１の発生パ
ルス同期よりわずかに短く、従って時計カウンタ２の計
数値は徐々にバックアップカウンタ４の計数値に近づく
。そして、時計カウンタ２とバックアップカウンタ４の
両針数値が同じ値に達した時点で、比較器６からの一致
信号が有意となり、これで反転ゲート１２からの出力に
よってラッチ８とラッチ１１はリセット状態となり、ハ
ードウェア異常発生以前の状態に復帰する。即ち、ラッ
チ８とラッチ１１のリセットにより、時計カウンタ２に
供給される計時基準パルスは標準計時基準パルス発生器
１からの元の標準計時基準パルスに切り換えられ、バッ
クアップカウンタ４と同値の計時動作に復帰する。
ドウェア異常の処理終了信号が人力されると、反転ゲー
ト１０からの出力によってラッチ１１がセット状態とな
り、高速計時基準パルス発生器３からの高速計時基準パ
ルスが計時パルス切換ゲート５を経由して時計カウンタ
２に供給される。この高速計時基準パルス発生器３の発
生パルス同期は、標準計時基準パルス発生器１の発生パ
ルス同期よりわずかに短く、従って時計カウンタ２の計
数値は徐々にバックアップカウンタ４の計数値に近づく
。そして、時計カウンタ２とバックアップカウンタ４の
両針数値が同じ値に達した時点で、比較器６からの一致
信号が有意となり、これで反転ゲート１２からの出力に
よってラッチ８とラッチ１１はリセット状態となり、ハ
ードウェア異常発生以前の状態に復帰する。即ち、ラッ
チ８とラッチ１１のリセットにより、時計カウンタ２に
供給される計時基準パルスは標準計時基準パルス発生器
１からの元の標準計時基準パルスに切り換えられ、バッ
クアップカウンタ４と同値の計時動作に復帰する。
このように、同一同期の標準計時基準パルスを計数して
いるカウンタの中で一方の時計カウンタ２が計数を停止
した時、その間他方のバックアップカウンタ４には計数
を継続させると共に、時計カウンタ２の計数再開に際し
ては以前より同期のわずかに短い高速計時基準パルスを
供給し、その計数値がバックアップカウンタの計数値と
同じ値になった時に元の標準計時基準パルスを供給する
ようにしている。このため、低速のサービスプロセッサ
による異常処理を長時間にわたって実行した場合でも、
電子計算機で実行中のプログラムがプログラム実行時間
監視の影習を受けず、また電子計算機のハードウェア異
常が発生した後でも、比較的短時間で時計カウンタ２の
計数値が実時刻に復帰できる。
いるカウンタの中で一方の時計カウンタ２が計数を停止
した時、その間他方のバックアップカウンタ４には計数
を継続させると共に、時計カウンタ２の計数再開に際し
ては以前より同期のわずかに短い高速計時基準パルスを
供給し、その計数値がバックアップカウンタの計数値と
同じ値になった時に元の標準計時基準パルスを供給する
ようにしている。このため、低速のサービスプロセッサ
による異常処理を長時間にわたって実行した場合でも、
電子計算機で実行中のプログラムがプログラム実行時間
監視の影習を受けず、また電子計算機のハードウェア異
常が発生した後でも、比較的短時間で時計カウンタ２の
計数値が実時刻に復帰できる。
特に最近では、電子計算機の中央処理装置が高速化し、
サービス処理装置との処理速度差が著しく拡大している
が、このような場合でも適切な監視時間の設定を可能と
し、さらに電子計算機のハードウェア異常発生によって
低速のサービス処理装置が介入操作する場合においても
、再試行成功時は制御プログラムの監視時間を超過せず
、電子計算機上での時刻を実用上は実時刻と差を生じさ
せないようにすることができる。
サービス処理装置との処理速度差が著しく拡大している
が、このような場合でも適切な監視時間の設定を可能と
し、さらに電子計算機のハードウェア異常発生によって
低速のサービス処理装置が介入操作する場合においても
、再試行成功時は制御プログラムの監視時間を超過せず
、電子計算機上での時刻を実用上は実時刻と差を生じさ
せないようにすることができる。
なお、上記実施例では計時基準パルス発生器を２種類別
々に設けたが、１種類の基準パルス発生器からの基準パ
ルスを分周して複数の計時基準パルスを供給する形式で
あってもよい。
々に設けたが、１種類の基準パルス発生器からの基準パ
ルスを分周して複数の計時基準パルスを供給する形式で
あってもよい。
以上のように、この発明によれば、一方のカウンタが基
準パルスの計数を停止した時、他方のカウンタには計数
を継続させ、一方のカウンタの計数再開時に以前より周
期の短い基準パルスを供給し、他方のカウンタと同一計
数値に達した時に元の基準パルスを供給するようにした
ため、電子計算機にハードウェア異常等が発生してもプ
ログラム実行異常として処理されることはなく、プログ
ラムの実行が異常処理時間の影響を受けず、また時計カ
ウンタの計数値が実時刻と差が生じないという効果が得
られる。
準パルスの計数を停止した時、他方のカウンタには計数
を継続させ、一方のカウンタの計数再開時に以前より周
期の短い基準パルスを供給し、他方のカウンタと同一計
数値に達した時に元の基準パルスを供給するようにした
ため、電子計算機にハードウェア異常等が発生してもプ
ログラム実行異常として処理されることはなく、プログ
ラムの実行が異常処理時間の影響を受けず、また時計カ
ウンタの計数値が実時刻と差が生じないという効果が得
られる。
第１図はこの発明の一実施例による時計機構の構成図、
第２図は第１図の時計機構の動作を示すタイミング図、
第３図は従来の時計機構の構成図である。 １・・・・・・標準計時基準パルス発生器２−−−−−
−時計カウンタ ３−−−−−−高速計時基準パルス発生器４・・・・・
・ハ゛ツクアップカウンタ５・・・・・・計時パルス切
換ゲート ６・・・・・・比較器 ８．１１・・・・・・ラッチ なお、図中同一符号は同一または相当部分を示す。
第２図は第１図の時計機構の動作を示すタイミング図、
第３図は従来の時計機構の構成図である。 １・・・・・・標準計時基準パルス発生器２−−−−−
−時計カウンタ ３−−−−−−高速計時基準パルス発生器４・・・・・
・ハ゛ツクアップカウンタ５・・・・・・計時パルス切
換ゲート ６・・・・・・比較器 ８．１１・・・・・・ラッチ なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 周期の異なる基準パルスを発生する複数の基準パルス発
生器と、その基準パルスを計数して時刻を表現する複数
のカウンタとを備え、同一周期の基準パルスを計数して
いるカウンタの中で一方のカウンタが基準パルスの計数
を停止した時、その間他方のカウンタには基準パルスの
計数を継続させると共に、その計数を停止した一方のカ
ウンタが計数を再開する際に該カウンタに以前より周期
の短い基準パルスを供給するように切り換え、この一方
のカウンタの計数値が上記計数を継続させた他方のカウ
ンタの計数値と同じ値に達した時点で、該計数を再開し
た一方のカウンタに上記他方のカウンタと同じ元の周期
の基準パルスを供給するように切り換えることを特徴と
する時計機構制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166214A JPH0215320A (ja) | 1988-07-04 | 1988-07-04 | 時計機構制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166214A JPH0215320A (ja) | 1988-07-04 | 1988-07-04 | 時計機構制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215320A true JPH0215320A (ja) | 1990-01-19 |
Family
ID=15827221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63166214A Pending JPH0215320A (ja) | 1988-07-04 | 1988-07-04 | 時計機構制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215320A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810982A (ja) * | 1994-06-24 | 1996-01-16 | Kobe Steel Ltd | ガスシールドアーク溶接用フラックス入りワイヤ |
| JPH0899193A (ja) * | 1994-09-30 | 1996-04-16 | Kobe Steel Ltd | ガスシールドアーク溶接用フラックス入りワイヤ |
| JPH08247190A (ja) * | 1995-03-13 | 1996-09-24 | Nissan Motor Co Ltd | 摩擦クラッチ |
-
1988
- 1988-07-04 JP JP63166214A patent/JPH0215320A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810982A (ja) * | 1994-06-24 | 1996-01-16 | Kobe Steel Ltd | ガスシールドアーク溶接用フラックス入りワイヤ |
| JPH0899193A (ja) * | 1994-09-30 | 1996-04-16 | Kobe Steel Ltd | ガスシールドアーク溶接用フラックス入りワイヤ |
| JPH08247190A (ja) * | 1995-03-13 | 1996-09-24 | Nissan Motor Co Ltd | 摩擦クラッチ |
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