JPH0329196A

JPH0329196A - センス増幅器

Info

Publication number: JPH0329196A
Application number: JP2119665A
Authority: JP
Inventors: William C Plants; ウィリアム・シー・プランツ; N Friz Scott; スコット・エヌ・フリッツ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1989-05-09
Filing date: 1990-05-08
Publication date: 1991-02-07
Also published as: WO1990013660A2; AU5675790A; WO1990013660A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の分野この発明は集積回路差動センス増幅器に関し、特にＣＭ
ＯＳ差動電流増幅器に関する。

発明の背景集積回路における一般的なルールは、より速い動作スピ
ードはより多くの電力を必要とするということである。

ＣＭＯＳ集積回路においてですらこのことは真である。

ＣＭＯＳスタティックＲＡＭ集積回路はメモリセルの行
列のマトリックスに典型的に配置される。

ワードラインは特定の行にアクセスするためにメモリセ
ルの行に沿って広がる。相補的ビットラインの対はワー
ドラインの１つにより選択されるアクセスされたメモリ
セルから情報を読出す（またはそれに情報を書込む）た
めにメモリセルの列に沿って広がる。

ＣＭＯＳスタティックＲＡＭの１つの型の読出動作にお
いて、高速度動作について、メモリセルの列を接続する
差動的なビットラインの一方は選択されたメモリセルに
より電流源に結合され、他方のビットラインは結合され
ない。どのビットラインが電流源に結合されるかは選択
されたメモリセルに記憶される情報により判断される。

高速度動作での問題は、小さい電流で動作し大きい容量
を有するビットラインの比較的小さい信号を生ずること
である。読出動作の間に小さい信号はできるだけ素早く
フルのＣＭＯＳ論理レベルまで変換されなければならな
い。しかしながらビットラインの信号を感知する高速度
センス増幅器のどんな設計においても電流の単なる増加
が抑制され、なぜなら集積回路における制約されない電
力消費は望ましくないからである。

この発明は非常に高速度で、しかし比較的低電力でその
型のメモリセルを読出すことができるセンス増幅器を準
備する。

発明の概要この発明は１対の相補的ビットラインにより一緒に結合
されるスタティックＲＡＭセルの列を有し、各メモリセ
ルはアクセスされたとき電流源へ前記ビットラインのた
だ１つを結合するＭＯＳ集積回路にとりわけ適合される
。前記メモリセルの状態はどのビットラインが結合され
るかを決める。

１対のカスコードトランジスタの各々はそれのソース電
極が前記ビットラインの１つに接続される。

この発明は各カスコードトランジスタのドレイン電極に
接続されるセンス増幅器を準備する。センス増幅器は１
対の電流ミラーを有し、各々は入力および出力端子を有
する。各電流ミラーの入力端子はカスコードトランジス
タの１つのそれぞれのドレイン電極に接続され、出力端
子は入力端子を通る電流に比例する電流を運ぶ。能動負
荷は電流ミラーの両方の出力端子に接続される。能動負
荷は出力端子を通る電流の差に応答する出力ノードを有
する。インバータの入力端子へ接続される出力ノードは
、電流差により電圧が揺れる。このように前記インバー
タ出力端子の状態は前記アクセスされたメモリセルの状
態により決められる。

特定の実施例の詳細な説明第１図は高速度で読出され得るスタティックＲＡＭメモ
リセルの型を図解する。スタティックＲＡＭセル１０は
２つのパストランジスタ３０、３１を有し、それは第１
の対の相補的ビットライン７２、７３に接続される。Ｎ
ＭＯＳトランジスタ３０、３１のゲートはワードライン
７０へ接続される。２つのトランジスタ３０、３１はま
た２つの交差結合されたインバータ３２、３３により表
わされるラッチ３９へ接続される。（インバータは相補
形ＰＭＯＳ｝ランジスタを含み相補形ＭＯＳ回路を形成
する。）これらの交差結合されたコンバータ３２、３３
は２つの安定状態、「１」および「０」論理状態を有し
、したがってより遅いアクセスについて論理状態を記憶
することができる。

この情報はワードライン７０にハイ信号を置くことによ
りアクセスされ、または「読出され」、それでパストラ
ンジスタ３０、３１はオンにされ、それでビットライン
７２、７３はインバータ３２、３３へ接続される。この
続出サイクルの間ビットラインの一方の電圧はそれのあ
らかじめチャージされた状態でハイにとどまり、他方は
ローになる。

この状態はセンス増幅器を１つの状態または別の状態に
設定し、それはビットライン７２、７３に接続される。

同様に、インバータ３２、３３の論理状態を設定するた
めに、２つのパストランジスタ３０１３１はワードライ
ン７０の信号によりオンにされる。

ビットライン７２、７３の一方の電圧はハイに設定され
、他方はローに設定され、メモリセルを駆動し、または
それに「書込む」。インバータ３２、３３により形成さ
れるラッチ３９はその論理状態に設定される。

４つの付加的なトランジスタ３４、３５、３６、および
３７は第２の組のビットライン７４、７５によりメモリ
セルの、より速い読出動作を許す。

ＮＭＯＳトランジスタ３４、３６は直列に接続され、ト
ランジスタ３６のソース電極は接地に接続され、トラン
ジスタ３４のドレイン電極はビットライン７４へ接続さ
れる。トランジスタ３６のゲ−４電極はメモリセルのラ
ッチ３９、すなわちインバータ３２の出力端子および第
２のインバータ３３の入力端子へ接続される。トランジ
スタ３４のゲート電極は第２のワードライン７１へ接続
される。

同様にＮＭＯＳ｝ランジスタ３５、３７は直列に接続さ
れ、トランジスタ３７のソース電極は接地に接続され、
トランジスタ３５のドレイン電極は第２のビットライン
７５に接続される。トランジスタ３７のゲート電極はメ
モリセルのラッチ３９、すなわちインバータ３３の出力
端子および第２のインバータ３２の入力端子へ接続され
る。トランジスタ３５のゲート電極は第２のワードライ
ン７ｌへ接続される。

高速度読出動作はワードライン７１の信号によりトラン
ジスタ３４、３５をオンにすることにより行なわれる。

２つのビットライン７４、７５はそのときそれぞれトラ
ンジスタ３６、３７に接続され、それはまた相補的な態
様で「オン」または「オフ」である。２つのトランジス
タの状態はメモリセルのラッチ３９に記憶される情報に
よる。

もしトランジスタ３５がオンであれば、それならビット
ライン７４は接地に接続され、トランジスタ３７はオフ
であり、それで相補的ビットライン７５は接地に接続さ
れない。もしトランジスタ３７がオンであるなら、それ
ならビットライン７５は代わりに接地に接続される。こ
の態様でビットライン７４、７５はメモリセルの状態へ
の、より速いアクセスを準備する。

第２Ａ図はメモリセルおよびビットライン７４、７５の
一般化された図である。それらのビットラインに関して
、第１図のメモリセルは一対の電流源８２、８３に思わ
れ、それの１つはそれのそれぞれのビットライン７４、
７５に接続されるとき電流Ｉｓｔ！Ｎ！１１！を引く。

電流ｔＸ８２（トランジスタ３４、３６を含む）はビッ
トライン７４へ結合され、電流源８３（トランジスタ３
５、３７）はビットライン７５へ結合される。このよう
に、ワードライン７ｌの信号およびラッチ３９に記憶さ
れる情報は電流源８２、８３の１つがオンに切替えられ
るか、どちらのものかを決める。

第３図はこの発明を図解する。この発明はメモリセルの
高速度読出動作に関係するので、第３図はビットライン
７２、７３およびメモリセルの、より遅い続出および書
込み動作に関係する回路を図示しないが、そのようなビ
ットライン７２、７３および関連した回路は完威した集
積回路装置に存在するということが当業者により理解さ
れるであろう。

集積回路メモリ素子に典型的なように、メモリセル１０
は格子状アレイで複製される。多数のメモリセルがビッ
トライン７４、７５間に縦に配列され、各メモリセルは
ビットラインに接続される。

メモリセルの列はＲＡＭコア８５により表わされる。ビ
ットライン７４の一方の端部はＭＯＳトランジスタ４２
により表わされる小さい電流源へ接続され、ビットライ
ンの他方の端部はＮＭＯＳトランジスタ４０のソース電
極に接続される。相補的ビットライン７５は同様に、ト
ランジスタ４３により表わされる小さい電流源へ一方の
端部で接続され、ＮＭＯＳトランジスタ４１のソース電
極へ他方の端部で接続される。

２つのＮＭＯＳ｝ランジスタ４０、４１はカスコードト
ランジスタとして機能し、ビットライン７４、７５の各
々に関連した大きい容量をトランジスタ４０、４ｌのド
レイン電極に結合された検出回路と関連したずっと小さ
い容量から分離する。

そのような分離なしでは、コア８５の中のメモリセルの
１つの読出動作は、ずっと遅くなり扱いにくくなる。

トランジスタ４０、４１のゲート電極は基準電圧ＶＲ，
，に保たれ、それは理想的にはたとえばＶｃｃ／２のよ
うに、電源電圧Ｖｃｃからのいくらかの間隔であるべき
である。このことは検出回路の設計におけるいくらかの
自由度を許す。キャパシタ８９はまたトランジスタ４０
、４１のゲート電極に接続され、接地における電源電圧
のトランジエントからｖＲＩ！Ｆを守る。

電源電圧のいくらかの部分にゲート電極を単に結ぶこと
よりもよいアプローチが、「電流調整器、しきい値電圧
ゼネレータ」と題された、その譲受人によりこの出願と
同じ日に出願された米国特許出願で開示される。この出
願の発明者の１人、ウィリアム・シー●プランツ（Ｗｉ
ｌｌｉａｍ　Ｃ，　　Ｐｌａｎｔｓ　）は第２の出願の
発明者であり、それはここに引用により援用される。

さらにトランジスタ４０、４１がより速く動作するのを
可能にするために、小さい電流がたえずトランジスタを
通過し、それでソースゲート電圧スイングはコア８５の
中のメモリセルが読出されるとき低減される。第２Ａ図
はトランジスタ４２、４３をそれぞれ電流源８０、８１
として図解する。

第２Ｂ図に図示されるように、カスコードトランジスタ
４０、４１の各々の動作は小さい電源電圧！。．により
変位される。カスコードトランジスタ４０、４１を通る
電流を増加することにより、トランジスタは飽和領域の
、より急峻な部分で動作し、それでＶ。Ｓにおけるスイ
ングは低減される。

第４図はトランジスタ４２、４３のゲート電極Ｖｃｓの
電圧を発生するのに使用される回路の回路図である。Ｎ
ＭＯ３｝ランジスタ８７および抵抗器８６は電源電圧（
Ｖｃｃは典型的に＋５ボルトである）と接地との間に接
続される。トランジスタ８７はダイオード構成にあり、
したがってそれのゲート電極はそれのドレイン電極に結
ばれる。

ソース電極は接地に結合される。抵抗器８６の値は何百
キロオームであり、それで小さい電流（実際にＩｃｓ）
が抵抗器およびトランジスタを流れる。トランジスタ４
２、４３のゲート電極はトランジスタ８７のゲート電極
に接続され、それでトランジスタ４２、４３はトランジ
スタ８７を通って流れる電流の電流ミラーとして機能す
る。キャパシタ８８は接地電圧における変動に対するク
ッションとして機能する。

この発明はコア８０の中のメモリセルが読出されるとき
、ビットライン７４、７５を通る、電圧よりもむしろ電
流における変化を使用する。このことはずっと速い動作
を備える。

この発明のセンス増幅器はトランジスタ４０、４１のド
レイン電極の各々に接続される電流ミラーを有する。カ
スコードトランジスタ４０のドレイン電極はダイオード
接続されたＰＭＯＳ｝ランジスタ４６へドレイン電極に
接続され、それは動作するときビットラインに電流１ｃ
ｓまたは１ｓＣ”ｌ９１！Ｎ！ＪＥを与える。１．２−
ミクロンＣＭＯＳ技術において実施される記述された回
路の１つの実施例において、Ｉｃｓは８ないし２０マイ
クロアンペアであり、■ｓｅＮｓＦＬは１５０ないし３
００マイクロアンペアである。

トランジスタ４６のソース電極はＶｃｃ電源に接続され
る。第２のＰＭＯＳトランジスタ４８はそれのソース電
極がＶｃｃに接続され、それのゲート電極はトランジス
タ４６のゲート電極に接続される。３のファクターで拡
大されたトランジスタ４８はトランジスタ４６を通る電
流を増幅する。

このようにトランジスタ４８のドレイン電極を通る電流
はトランジスタ４６のドレイン電極を通る電流の３倍で
ある。

同様にＰＭＯＳトランジスタ４７、４９はビットライン
７５に結合するカスコードトランジスタ４１のドレイン
電極に接続される。

ＰＭＯＳトランジスタ４８のドレイン電極は、それのソ
ース電極が接地に接続されるダイオード接続されたＮＭ
ＯＳ｝ランジスタ６０のドレイン電極およびゲート電極
に接続される。ＰＭＯＳトランジスタ４９のドレイン電
極は、またそれのソース電極が接地に接続されるＮＭＯ
Ｓ｝ランジスタ６１のドレイン電極に接続される。２つ
のトランジスタ６０、６■は同じ大きさである。それら
のゲート電極は一緒に接続され、それでＮ　Ｍ　Ｏ　Ｓ
トランジスタ６１はトランジスタ６０と同じくらいの電
流を伝導しようとする。

動作的に２つのトランジスタ６０、６ｌは能動負荷とし
て機能する電流ミラーを形或する。２つのトランジスタ
４９、６１を通る電流間の不整合は出力ノード６３にお
ける電圧スイングの結果となる。たとえばもしトランジ
スタ４８および６０がより大きい電流（ＩｃＳ＋Ｉｓｇ
ＮｓＦ．の３倍）を運ぶとするならば、トランジスタ６
１は従おうとする。しかしながら、トランジスタ４９は
ずっと小さい電流（Ｉｃｓの３倍）をトランジスタ６ｌ
へ与えている。このようにトランジスタ６１のドレイン
電極およびドレイン電極４９により形成されるノード６
３と関連した容量は、トランジスタ６１に電流を供給し
なければならない。ノード電圧は、ノードが非常に接地
近くでトランジスタ６１が線形モードになるまで、急速
に落ちる。

他方、もしトランジスタ４９がより大きい電流を伝導し
、トランジスタ４８がより小さい電流を伝導しているな
らば、トランジスタ６０に従おうとしているトランジス
タ６１は大きい電流を受け入れることができない。した
がってノード容量は充電され、ノード電圧はＶｃｃ近く
までハイになる。その後トランジスタ４９は線形モード
に入り、トランジスタ４７を通る電流をトラックするの
をやめる。

インバータ６４の入力端子はトランジスタ４９および６
１のドレイン電極により形成されるノード６３に接続さ
れる。ノード６３の電圧は接地近くからＶｃｃ近くまで
スイングし得るが、スルーレートは所望より遅いかもし
れない。インバータ６４はノード６３の電圧スイングを
フルのＣＭＯＳ論理レベルに翻訳し、同時にノード６３
をインバータ６４の出力ノードに関連したどんな付加的
な容量からも分離する。このように検出動作の完了は加
速される。

この発明のさらに他の局面は、典型的にスタティックＲ
ＡＭはレイアウトされることであり、それでメモリセル
の数個の列はお互いに隣で横にレイアウトされる。上に
説明されたように、縦のビットラインの対は各列と関連
する。またコラムを横切る横のワードラインがあり、列
の中のメモリセルにアクセスし、それでワードラインの
信号は異なった列の中のメモリセルにアクセスする。

従来負荷素子はビットラインの電流の経路に位置し、各
ビットライン対について作動的な出力電圧を発生する。

バストランジスタはビットライン対の各ラインと関連し
た電圧出力ノードに位置する。パストランジスタはある
出力センス回路に並列に接続される。マルチプレクサ制
御器は一度にただ１対のパストランジスタを選択し、そ
れで１つの列だけが一度でアクセスされる。このように
列の中の１つのメモリセルだけが一度にアクセスされる
。

この型の配置での問題は、信号がそれらを通って伝播す
るのに必要な時間のため、パストランジスタは検出時間
に遅延を追加するということである。このように多重化
配置はスタティックＲＡＭ動作を遅くする。

この発明はまた多重化動作を有し、それでメモリセルの
１つの列だけが１度にアクセスされる。

しかしながら、電流は電圧の代りに使用されるので、読
出動作は従来の多重化技術でよりもずっと速い。

第３図はＲＡＭコア８５により表わされるメモリセルの
４つの列を図示し、それは能動負荷トランジスタ６０，
６１およびインバータ６４に接続される。各ビットライ
ン対７４、７５と関連した各ＰＭＯＳトランジスタ４６
、４７のゲート電極に接続されるのは、ＰＭＯＳトラン
ジスタ４４、４５であり、それは電流スイッチとして機
能する。

オンにされるとき、これらのトランジスタ４４、４５は
トランジスタ４６、４７から電流を盗み、それでこれら
のトランジスタ４６、４７は電流を伝導しない。各トラ
ンジスタ４４、４５のゲート電極はマルチプレクサ制御
（図示されない）に接続される。メモリセルの特定の列
が選択されないとき、マルチプレクサからの出力信号は
その対のトランジスタ４４、４５をオンにする。このよ
うにトランジスタ４６および４７は非導電性であり、ト
ランジスタ４８および４９もそうである。列が選択され
るとき、トランジスタ４４、４５はマルチプレクサ制御
によりオフにされる。ＰＭＯＳ４６および４７は動作的
になり、得られた電流ミラートランジスタ４８、４９も
また動作的である。

選択された列はノード６３の電圧に影響する。

このようにこの技術は電圧検出より本質的に速い。トラ
ンジスタ４４、４５は、メモリセルの中のトランジスタ
３４、３５のターンオンと同時にオンになりオフになる
。このようにマルチプレクサ選択はコアメモリセルと並
列に行なわれる。検出経路と直列にいかなる付加的な遅
延も追加されない。

上記の説明はこの発明の好ましい実施例の十分な完全な
開示を提供するが、種々の修正、代替の構成、および均
等物がこの発明の真の範囲および精神から逸脱すること
なく使用されてもよい。たとえばこの発明の回路はＣＭ
ＯＳよりもむしろＢｉｃＭＯｓ技術で設計されてもよい
。したがって、この発明は前掲の特許請求の範囲の限界
によってのみ制限されるべきである。

【図面の簡単な説明】

第１図はこの発明が適合される高速度スタティックＲＡ
Ｍセルの１つの型の回路図である。第２Ａ図は第１図のスタティックＲＡＭセルの一般化さ
れた回路図である。第２Ｂ図は１対のビットラインに接
続され、それはまた第１図のメモリセルに接続されるカ
スコードトランジスタの動第３図はこの発明の回路図で
ある。第４図はこの発明において使用される基準電圧ゼネレー
夕の回路図である。図において１０はスタティックＲＡＭセルであり、３０
、３１はパストランジスタであり、３９はラッチであり
、８６は抵抗器であり、８７はＮＭＯＳトランジスタで
あり、８８はキャパシタであり、６３は出力ノードであ
り、６４はインバータである。

Claims

【特許請求の範囲】

（１）一対の相補的ビットラインにより一緒に結合され
るスタティックＲＡＭセルの列を有するＭＯＳ集積回路
において、各メモリセルはアクセスされたとき前記ビッ
トラインのただ１つを電流源に結合し、前記メモリセル
の状態はどのビットラインが結合されるかを決め、一対
のカスコードトランジスタは第１のおよび第２のソース
／ドレイン電極およびゲート電極を有し、前記第１のソ
ース／ドレイン電極は前記ビットラインの一方に接続さ
れ、センス増幅器は各カスコードトランジスタの前記第
２のソース／ドレイン電極に接続され、入力および出力端子を有する一対の電流ミラーを含み、
各電流ミラーの前記入力端子は前記カスコードトランジ
スタのそれぞれのソース／ドレイン電極に接続され、前
記出力端子は前記入力端子を通る電流に比例する電流を
運び、さらに電流ミラーの前記対の両方の出力端子に接続される能動
負荷を含み、前記能動負荷は前記出力端子を通る電流の
差に応答する出力ノードを有し、さらに入力端子および出力端子を有するインバータを含み、前
記入力端子は前記出力ノードに接続され、それによって
前記インバータ出力端子の状態は前記アクセスされたメ
モリセルの状態により決められるセンス増幅器。
（２）前記能動負荷が、第１のおよび第２のソース／ドレイン電極およびゲート
電極を有するダイオード構成の第１のトランジスタを含
み、前記第１のソース／ドレイン電極は前記電流ミラー
出力端子の一つに接続され、さらに第１のおよび第２のソース／ドレイン電極およびゲート
電極を有する第２のトランジスタを含み、前記ゲート電
極は前記第１のトランジスタの前記ゲート電極に接続さ
れ、前記第１のソース／ドレイン電極は前記電流ミラー
出力端子の他方に接続されかつ前記出力ノードを形成す
る、請求項１に記載のセンス増幅器。
（３）前記カスコードトランジスタ、第１のおよび第２
のトランジスタが第１の極性のトランジスタであり前記
電流ミラーは第２の極性のトランジスタを含む、請求項
２に記載のセンス増幅器。
（４）前記第１の極性のトランジスタがＮＭＯＳトラン
ジスタでありかつ前記第２の極性のトランジスタがＰＭ
ＯＳトランジスタである、請求項３に記載のセンス増幅
器。
（５）前記電流ミラー入力端子を通る前記電流が前記電
流ミラー出力端子を通る電流におけるゲインについて所
定のファクタにより増幅される、請求項１に記載のセン
ス増幅器。
（６）行列に配置された複数個のスタティックＲＡＭセ
ルを有するＭＯＳ集積回路であって、各メモリセルはア
クセスされる行にあり、スタティックＲＡＭセルの各列
は一対の相補的ビットラインにより一緒に結合され、各メモリセルはアクセスされたとき前記ビットラインの
１つだけを電流源に結合し、前記メモリセルの状態はど
のビットラインが結合されるかを決め、一対のカスコードトランジスタは第１のおよび第２のソ
ース／ドレイン電極およびゲート電極を有し、前記第１
のソース／ドレイン電極は前記ビットラインの１つに接
続され、１対の電流ミラーは入力および出力端子を有し、各電流
ミラーの前記入力端子は前記カスコードトランジスタの
それぞれのソース／ドレイン電極に接続され、前記出力
端子は前記入力端子を通る電流に比例した電流を運び、能動負荷は電流ミラーの前記対の両方の出力端子に接続
され、前記能動負荷は前記出力端子を通る電流の差に応
答する出力ノードを有し、インバータは入力端子および出力端子を有し、前記入力
端子は前記出力ノードに接続され、それによって前記イ
ンバータ出力端子の状態は前記アクセスされたメモリセ
ルの状態により決められるＭＯＳ集積回路。