JPH05274883A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体記憶装置において、高速化と動作の安
定化を図る。 【構成】 複数のメモリセルが接続されたビット線に電
位を供給するためのビット線負荷回路を複数のメモリセ
ルまたはビット線の中央部に配置、接続する。ビット線
負荷回路を複数のメモリセルまたはビット線の少なくと
も２つ以上の異なる場所に配置、接続する。 【効果】 ビット線に大きな読み出し電圧が得られるた
めデータの増幅が速くなり、ビット線のプリチャージも
短時間に行なわれるため高速な記憶装置を実現できる。
また、十分なデータ振幅が得られることからノイズによ
る誤動作も防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関する
ものであり。特にビット線の負荷回路に関するものであ
る。

【０００２】

【従来の技術】従来のスタティックＲＡＭの回路を図５
に示す。相補のビット線１、２には異なるワード線Ｘ０
〜Ｘｎにつながる複数のメモリセルが接続されている。
図中にはメモリセルはビット線の最上部と最下部の２つ
だけしか記していないが、実際はメモリセルアレイの行
の数だけメモリセルが接続される。２５６ｋビットのス
タティックＲＡＭの場合を示すと１本のビット線には５
１２個のメモリセルがアルミニウムの長い配線上に接続
されており、その抵抗は数百Ω、静電容量は数ｐＦにな
る。図５にはこの抵抗がＲ／２ずつ２箇所、容量がＣ／
３ずつ３箇所に分けて示してある。トータルの値はそれ
ぞれＲ、Ｃである。ビット線１、２と電源との間のＭＯ
ＳＦＥＴ１１、２１はビット線に電圧を供給するための
ビット線負荷回路である。スタティックＲＡＭでは負荷
回路からビット線への電流の供給とビット線からメモリ
セルへの電流の流れ込みによって決まるビット線の電位
を相補のビット線の電位差として引出してデータの読み
出しが行なわれる。１４、２４はビット線を選択するた
めのカラムゲートであり、Ｙｉで選択されたビット線の
信号が共通データ線３、４に伝えられてセンスアンプで
増幅される。

【０００３】メモリセルへのデータの書き込みは相補の
ビット線をデータに従ってＨレベルとＬレベルにそれぞ
れ駆動する。スタティックＲＡＭではメモリセルのノー
ドがＬレベルに引き込まれるとメモリセルを構成するト
ランジスタがスイッチングを起こして状態が切り替わる
ため、書き込みのときＬレベル側のビット線はほぼ０Ｖ
の電圧にする。

【０００４】

【発明が解決しようとする課題】読み出し時にメモリセ
ルに流れる電流は数百μＡ、得られるデータの電位差は
数百ｍＶと小さく、ビット線の抵抗が大きいとその分デ
ータの電位差は小さくなってしまう。従来の半導体記憶
装置では図５のようにビット線負荷回路はビット線の端
に１組置かれているだけであったため、ビット線の最下
部のメモリセルの読み出しを行なうときは負荷回路１
１、２１からビット線の全抵抗Ｒを通してメモリセルに
電流が流れることになり電圧降下で電位差が少なくなっ
ていた。また、同一ビット線上のあるメモリセルのデー
タを読み出して引き続き別のメモリセルの読み出しに移
る場合、ビット線１、２に先のデータが残っていると次
のデータの状態になるまでに時間がかかるためデータの
読み出し以前にビット線は負荷回路を通して十分なレベ
ルまでプリチャージされ電位差が残らないようにしてお
かなくてはならない。この問題は書き込み時においても
同じである。特に書き込み時はビット線の電圧が０Ｖ近
くまで下げられているためプリチャージはさらに長い時
間を要することになる。図５の従来の回路では１１から
抵抗Ｒを経由するビット線の最下部のプリチャージに最
も時間がかかっていた。

【０００５】本発明はこのような問題を解決するために
なされたもので、ビット線の読み出しデータの電位差を
大きく得るとともに短時間でビット線のプリチャージを
行なうことで高速で高い安定性を持ったスタティックＲ
ＡＭを提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的は、複数のメモ
リセルが接続されたビット線に電位を供給するためのビ
ット線負荷回路を複数のメモリセルまたはビット線の中
央部に配置、接続すること、ビット線負荷回路を複数の
メモリセルまたはビット線の少なくとも２つ以上の異な
る場所に配置、接続することで達成される。

【０００７】

【作用】本発明は以上の構成を有するのでデータの読み
出し時においてビット線負荷回路からメモリセルの間の
抵抗が少なくなり、途中の電圧降下が減るため大きなデ
ータの電位差が得られる。ビット線のプリチャージも中
央または複数箇所から行なわれるため急速に行なわれ
る。

【０００８】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【０００９】図１は本発明の第１の実施例を示すスタテ
ィックＲＡＭの回路図である。ビット線負荷回路１１、
２１は一列に並んだメモリセルの中央、すなわちビット
線１、２の中央部に配置され、接続されている。負荷回
路からビット線の最上部までの抵抗はＲ／２、最下部ま
での抵抗もＲ／２である。従ってどのメモリセルが選択
されても読み出し時に影響をうけるビット線の抵抗はＲ
／２ですみ、図５の回路では最大の場合抵抗Ｒを経由し
たのと比べて半分ですむ。例えば最上部のメモリセルが
選択されてビット線１がＨレベル、２がＬレベルの状態
になったとする。Ｈレベル側のメモリセルに流れ込む電
流は０であり１は電源電圧からＭＯＳＦＥＴのしきい値
電圧だけ低い電圧に保持される。ビット線２側のメモリ
セルには負荷２１から抵抗Ｒ／２、最上部メモリセルの
経路で電流Ｉが流れる。メモリセル部分のビット線電圧
をＡとするとビット線の中央部の電圧はＡ＋Ｉ・Ｒ／２
になる。また中央部から下側には電流は流れないため、
センスアンプの入力である共通データ線４の電圧もＡ＋
Ｉ・Ｒ／２でビット線の電圧降下がもとでＩ・Ｒ／２だ
けデータの電圧差が減少する。従って従来の場合に比べ
てビット線における電圧降下は半分になってその分読み
出しデータの電位差が大きく得られる。次に放電された
ビット線を１１、２１で充電する場合であるが、ビット
線の最上部と最下部が最も遅くなるがこれもメモリセル
の読み出しの場合と同じく負荷回路からビット線の最端
部までの抵抗が従来の１／２になっているためプリチャ
ージに要する時間が短縮される。ビット線負荷回路１
１、２１のゲートは電源電圧が供給されて常にビット線
のプリチャージが行なわれているが、ゲートに信号を与
えて制御する方法もある。例えばデータの読み出し時は
電源電圧を与えて導通状態にして書き込み時は接地電圧
を与えて非導通にすると、ビット線を０Ｖに引き込みや
すくなり書き込みが確実に行える。

【００１０】図２は本発明の第２の実施例の回路図であ
る。この例ではビット線負荷回路は１１、１２と２１、
２２があり片側に２つずつ存在し、しかも別の場所に離
れて置かれ、接続されている。１１と２１はビット線の
最上部にあり、１２と２２は最下部にある。負荷回路を
２つに増やすのであるから、各々の負荷の電流能力を１
／２ずつに分配する。負荷回路からメモリセルまでのビ
ット線の抵抗は中央部が最も大きくなるがＲ／２です
む。読み出しのとき負荷回路から中央部のメモリセルに
流れる電流の半分は１１または２１からで残りの半分は
１２または２２からになる。そのためビット線の電圧降
下はＩ／２とＲ／２の積であり従来の場合と比較して１
／４に減少する。ビット線のプリチャージも２つの負荷
を通して行なわれるため高速になる。

【００１１】図３は本発明の第３の実施例を示す。ビッ
ト線負荷をビット線の最上部１１、２１と中央部１２、
２２と最下部１３、２３の３つずつ、３箇所に分けて置
いてある。この場合は負荷としての電流能力を３つに分
ける。前記の２つの実施例から明かなように読み出し時
のビット線の電圧降下、プリチャージの時間ともにさら
に少なくなる。

【００１２】第２、第３の実施例ではビット線の負荷回
路の電流能力を均等に分けてきたが、負荷回路として特
に電流能力が必要とされるのはビット線の電圧が低下し
た後のプリチャージのときであり読み出し時には単にレ
ベル保持を行なうだけで十分である。図４に示す本発明
の実施例では負荷回路をプリチャージ用とレベル保持用
に分けて置いている。１１、２１はプリチャージ用の負
荷でビット線のレベルが低下していて急速な充電を行な
うときに制御信号５がＨレベルになり導通する。１２、
２２はおもに読み出し時のレベル保持用の負荷として働
き、ゲートには電源電圧が与えられている。従って１
２、２２よりも１１、２１の電流能力は大きく設定され
る。読み出し時には１１、２１は非導通でビット線中央
にある１２、２２が負荷として機能する。そのため負荷
からビット線両端までの抵抗はＲ／２で電圧降下が抑え
られる。プリチャージは１１、１２が導通するとともに
１２、２２を通しても行なわれる。

【００１３】以上の実施例ではビット線負荷回路として
ＮチャネルＭＯＳＦＥＴをもとに説明してきたがＰチャ
ネルＭＯＳＦＥＴを使用しても構わない。ＰチャネルＭ
ＯＳＦＥＴの場合はゲートをビット線に接続したり接地
電圧にしたりして導通するゲート電圧のレベルが変わる
だけである。また使用するデバイスについてもＭＯＳＦ
ＥＴに限られたものではなく、バイポーラトランジス
タ、ＭＥＳＦＥＴなどでも同様の方法が適用できる。さ
らにはダイナミックＲＡＭ、ＲＯＭ、ＰＲＯＭなどの他
の半導体記憶装置もスタティックＲＡＭと同じようにメ
モリセルをビット線上に数多く並べて共通の負荷回路を
持つ構成をとっており本発明を適用することが可能であ
る。

【００１４】

【発明の効果】本発明によりビット線に大きな読み出し
電圧が得られるためデータの増幅が速くなり、ビット線
のプリチャージも短時間に行なわれるため高速な記憶装
置を実現できる。また、十分なデータ振幅が得られるこ
とからノイズによる誤動作も防ぐことができる。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の第１の実施例を
示す回路図。

【図２】本発明による半導体記憶装置の第２の実施例を
示す回路図。

【図３】本発明による半導体記憶装置の第３の実施例を
示す回路図。

【図４】本発明による半導体記憶装置の第４の実施例を
示す回路図。

【図５】従来の半導体記憶装置の回路図。

【符号の説明】

１、２ ビット線 ３、４ 共通データ線 １１、１２、１３、２１、２２、２３ ビット線負荷回
路のＭＯＳＦＥＴ １４、２４ カラムゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが接続されたビット線
   に電位を供給するためのビット線負荷回路を備え、該ビ
   ット線負荷回路を複数のメモリセルまたはビット線の中
   央部に配置、接続することを特徴とする半導体記憶装
   置。
2. 【請求項２】 複数のメモリセルが接続されたビット線
   に電位を供給するためのビット線負荷回路を備え、該ビ
   ット線負荷回路を複数のメモリセルまたはビット線の少
   なくとも２つ以上の異なる場所に配置、接続することを
   特徴とする半導体記憶装置。