JPH03292023A - インタリーブ段数可変誤り訂正伝送方式 - Google Patents

インタリーブ段数可変誤り訂正伝送方式

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JPH03292023A
JPH03292023A JP9434590A JP9434590A JPH03292023A JP H03292023 A JPH03292023 A JP H03292023A JP 9434590 A JP9434590 A JP 9434590A JP 9434590 A JP9434590 A JP 9434590A JP H03292023 A JPH03292023 A JP H03292023A
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Japan
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error correction
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interleaving
interleave
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JP9434590A
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Yukio Hagiwara
萩原 幸雄
Shigeji Kameyama
亀山 茂治
Masaaki Yoshiyama
正晃 吉山
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NEC Corp
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NEC Corp
NEC AccessTechnica Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ伝送方式に関し、特に、インタリーブ
を用いた誤り訂正伝送方式に関する。
従来の技術 従来、この種のインタリーブを用いた誤り訂正ではイン
タリーブ段数が固定であった。
第5図は、インタリーブを行った場合のデータ出力と誤
り訂正符号との対応例を示す。まず、インタリーブされ
るデータを7ビツト長のデータに分け、それぞれ誤り訂
正符号4ビツトを計算して付加し、11ビツト長のデー
タとする。
データが35ビツトの場合には、第5図の様に5個の1
1ビツト長のデータができる。
次に、この11ビツト長のデータから1ビツトずつデー
タ出力を行う、この時第5図に示す様に、11ビツト長
のデータは、5ビツトおきのデータとなっているので、
5ビツトまでの連続的な誤りに対して誤り訂正が可能で
ある。上記の様にN段(第5図ではN*5)のインタリ
ーブを用いることによりNビットまでの連続的なエラー
(バーストエラー)の誤り訂正が可能である。
発明が解決しようとする課題 上述した従来のインタリーブを用いた誤り訂正方式では
、インタリーブ段数が固定されているために、その段数
以上のバースト、エラーが発生する回線では誤り訂正が
完全でなくなる欠点があった。
また、インタリーブ段数を多く設定した場合にはデータ
の伝送効率が低下してしまう欠点があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な誤り訂正伝送方式
を提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明のインタリーブ段数可
変誤り訂正伝送方式は、データ伝送における誤り訂正伝
送方式において、ある一定数のデータ単位(フレーム)
の中でデータを数ビットごとの列データに区切りいくつ
かの列データを作成し、列データごとに誤り訂正符号を
付加し、各列データを列数(ここではX軸方向を列とし
ている)ビットおきに出力するインタリーブ方式を用い
、列数(これをインタリーブ段数と呼ぶ〉を可変とする
ために、対向する装置に誤り訂正回数検出機能を持たせ
ると共に、自装置内にインタリーブ段数可変機能を持た
せ、対向装置より誤り訂正情報を自装置に伝送し、自装
置のインタリーブ段数を可変制御することを特徴として
いる。
即ち、本発明においては、伝送フレーム中にインタリー
ブ段数制御用のビットをもつことによりインタリーブ段
数を可変としている。
実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
第1図は本発明の一実施例を示すブロック槽底図である
第1図を参照するに、参照番号1はデータ入力端子、2
は誤り訂正ビット付加及びインタリーブ回路、3.9は
フレーム作成回路、4.1oは送信データ出力端子、5
.11は受信データ入力端子、6.12はフレーム分離
回路、7は誤り訂正及びデインタリーブ回路、8はデー
タ出力端子、13.14は伝送路をそれぞれ示す。
また、第2図は、送信データ出力端子4又は1゜に出力
され、受信データ入力端子5又は11に入力されるデー
タのフレーム槽底列である。第2(!lにおいて、15
はフレームビット、16は受信インタリーブ制御ビット
、17は送信インタリーブ表示ビット、18はデータビ
ットをそれぞれ示している。
第1図、第2図を参照するに、まずデータは、データ入
力端子1に入力され、誤り訂正ビット付加及びインタリ
ーブ回路2で1ビット誤り訂正符号を付加され、インタ
リーブ後にフレーム作成回路3でフレームビット15、
受信インタリーブ制御ビット16、送信インタリーブ表
示ビット17が付加され、送信データ出力端子4より第
2図のフレーム構成で送出される。この時誤り訂正ビッ
ト付加及びインタリーブ回路2で行われるインタリーブ
段数は、可変範囲N−M(N<M>において初期値Nを
インタリーブ段数INTとして設定する。また、フレー
ム作成回N13で付加される送信インタリーブ表示ビッ
ト17もインタリーブ段数、INTを示すものとする。
この様に設定されたフレームデータは、伝送路13を通
り受信データ入力端子5に入力され、フレーム分解回路
6でフレームビット15、受信インタリーブ制御ビット
16、送信インタリーブ表示ビット17、データビット
18に分離される。さらに誤り訂正及びデインタリーブ
回路7おいて、フレーム分離回路6で分離した送信イン
タリーブ表示ビット17を参照しインタリーブ段数IN
Tでデインタリーブ及び誤り訂正を行う。
誤り訂正されたデータは、データ入力端子1に入力され
たデータと同じ形(エラーフリー〉となり、誤り訂正及
びデインタリーブ回B7よりデータ出力端子8に出力さ
れる。さらに、誤り訂正及びデインタリーブ回路7にお
いて誤り訂正ががINT回あった場合にはフレーム作成
回路9にINT加算情報を与え、INT回以下ではIN
T減算情報を与える。この情報はフレーム作成回路9で
第2図の受信インタリーブ制御ビット16として第2図
のフレーム構成で送信データ出力端子゛10より送出さ
れる。このようにして送出されたデータは伝送路14を
通り、受信データ入力端子11に入力されフレーム分離
回路12でフレーム分離され、フレームビット15及び
受信インタリーブ制御ビット16、送信インタリーブ表
示ビット17に分離される。ここで取り出された受信イ
ンタリーブ制御ビット16を参照し誤り訂正ビット付加
及びインタリーブ回路2及びフレーム作成回路3では加
算情報の場合にはインタリーブ段数INTに1を加え、
減算情報の場合にはインタリーブ段数INTから1を減
する。この動作フローチャートを第3図に示す。
上記の動作を行うことにより、伝送路上で発生している
バーストエラー(連続ビット誤り)に対し、バーストエ
ラー長N−Mの間では、列データと付加された1ビット
誤り訂正符号の中に1ビット誤りしか存在しないので、
誤り訂正が有効となり、確実なエラーフリーデータ伝送
となる。
ここで、第2図のデータビット中のデータ使用率の例を
第4図に示す、誤り訂正符号はそのビット数Xに対し2
xまでのビット列の誤り訂正が可能であるので、x=4
の時、16ビツトまでの誤り訂正が可能である。第4図
に示す様にインタリーブ段数を8、段及び5段と設定し
た場合に80ビツトすべての中でデータとしての使用率
は、5段の場合には60ビツト/80ビツト、8段の場
合には48ビツト/80ビツトと段数の少ない方が使用
率が高くなる。すなわちデータの伝送効率はインタリー
ブ段数の少ない方が高くなるので、上述した例では回線
状態の良い回線では、インタリーブ段数を少なくでき、
従ってデータの伝送効率が上げられる。
発明の詳細 な説明したように、本発明によれば、インクリーブ段数
を可変することにより、回線により変化するバースト、
エラーに対し最適なインタリーブ段数を用いてエラーを
減少させる効果が得られる。
また、本発明によれば、回線の状態が良い場合ではイン
タリーブ段数を少なくすることによりデータの使用効率
を上げられる効果が得られる。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図である。 1・・・データ入力端子、2・・・誤り訂正ビット付加
及びインタリーブ回路、3.9・・・フレーム作成回路
、4.10・・・送信データ出力端子、5.11・・・
受信データ入力端子、6.12・・・フレーム分離回路
、7・・・誤り訂正及びデインタリーブ回路、8・・・
データ出力端子、13.14・・・伝送路 第2図は本発明の送受信フレーム構成例を示す図である
。 15・・・フレームビット、16・・・受信インタリー
ブ制御ビット、17・・・送信インタリーブ表示ビット
、18・・・データビット 第3図は受信インタリーブ制御フローチャートである。 第4図(a) 、(b)はインタリーブ段数のちがいに
よる伝送効率の差例を示し、(&)はインタリーブ5段
の場合、(b)はインタリーブ8段の場合である。 第5図はインタリーブの実行例を示す図である。

Claims (2)

    【特許請求の範囲】
  1. (1)、フレーム又はバースト内のデータでインタリー
    ブを用い誤り訂正を行う誤り訂正伝送方式において、そ
    のインタリーブ段数を可変とするようにフレームまたは
    バーストにインタリーブ段数を設定するビットを持ち、
    前記インタリーブ段数を設定する制御回路を用いること
    を特徴としたインタリーブ段数可変誤り訂正伝送方式。
  2. (2)、データ送伝における誤り訂正伝送方式において
    、ある一定数のデータ単位(これをフレームと呼ぶ)の
    中でデータを数ビットごとの列データに区切っていくつ
    かの列データを作成し、該列データごとに誤り訂正符号
    を付加し、前記各列データを列数ビットおきに出力する
    インタリーブ方式を用い、列数(これをインタリーブ段
    数と呼ぶ)を可変とするように、対向する装置に誤り訂
    正回数検出機能を持たせると共に自装置内にインタリー
    ブ段数可変機能を持たせ、前記対向装置より誤り訂正情
    報を自装置に伝送し、自装置のインタリーブ段数を可変
    制御することを特徴としたインタリーブ段数可変誤り訂
    正伝送方式。
JP2094345A 1990-04-10 1990-04-10 インタリーブ段数可変誤り訂正伝送方式 Expired - Lifetime JP2826365B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6631491B1 (en) 1997-11-10 2003-10-07 Ntt Mobile Communications Network, Inc. Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204937A (ja) * 1987-02-20 1988-08-24 Nippon Telegr & Teleph Corp <Ntt> 併用誤り制御インタリ−ブ方式
JPH0230238A (ja) * 1988-07-20 1990-01-31 Canon Inc ディジタル情報伝送システム
JPH0230239A (ja) * 1988-07-20 1990-01-31 Canon Inc ディジタル情報伝送システム

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