JPH03293740A - 半導体装置の接続方法 - Google Patents
半導体装置の接続方法Info
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- JPH03293740A JPH03293740A JP2095056A JP9505690A JPH03293740A JP H03293740 A JPH03293740 A JP H03293740A JP 2095056 A JP2095056 A JP 2095056A JP 9505690 A JP9505690 A JP 9505690A JP H03293740 A JPH03293740 A JP H03293740A
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- semiconductor chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体チップ等の半導体装置の接続方法に関
する。
する。
［従来の技術］
従来、ＩＣチップ等の半導体装−２プは、半導体ウェハ
のパッド電極上にバンプ電極を形成した上、半導体ウェ
ハをダイシングすることにより、個々のチップ部品とし
て分割形成されている。
のパッド電極上にバンプ電極を形成した上、半導体ウェ
ハをダイシングすることにより、個々のチップ部品とし
て分割形成されている。
この半導体チップを基板に搭載する方法として、ＴＡＢ
（↑ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方
式が知られている。このＴＡＢ方式では、フィルム基板
にデバイスホールを形成した上、フィルム基板の表面に
銅等の金属箔をラミネートシ、この金属箔をエツチング
してデバイスホールの縁から内側へ突出するフィンガリ
ードを形成し、このフィンガリードに半導体チップのバ
ンプ電極をボンディングすることにより、半導体チップ
をフィルム基板に搭載している。
（↑ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方
式が知られている。このＴＡＢ方式では、フィルム基板
にデバイスホールを形成した上、フィルム基板の表面に
銅等の金属箔をラミネートシ、この金属箔をエツチング
してデバイスホールの縁から内側へ突出するフィンガリ
ードを形成し、このフィンガリードに半導体チップのバ
ンプ電極をボンディングすることにより、半導体チップ
をフィルム基板に搭載している。
［発明が解決しようとする課題］
しかし、上述した半導体チップの接続方法では、フィル
ム基板のフィンガリードに半導体チップのバンブ電極を
ボンディングする際、フィンガリードが半導体チップの
外端部に接触して短絡するという所謂エツジショートを
起し易い、そのため、ボンディング後にフィンガリード
が半導体チップの外端部に接触しないように、各半導体
チップ毎に、フィンガリードをフォーミング加工により
屈曲させたり、あるいは半導体チップの外端部に絶縁シ
ートを配置したりしなければならず、接続作業が煩雑で
、作業性が極めて悪いという問題がある。
ム基板のフィンガリードに半導体チップのバンブ電極を
ボンディングする際、フィンガリードが半導体チップの
外端部に接触して短絡するという所謂エツジショートを
起し易い、そのため、ボンディング後にフィンガリード
が半導体チップの外端部に接触しないように、各半導体
チップ毎に、フィンガリードをフォーミング加工により
屈曲させたり、あるいは半導体チップの外端部に絶縁シ
ートを配置したりしなければならず、接続作業が煩雑で
、作業性が極めて悪いという問題がある。
この発明の目的は、エツジショートを起さず、能率的に
半導体装置を接続することのできる半導体装置の接続方
法を提供することである。
半導体装置を接続することのできる半導体装置の接続方
法を提供することである。
［課題を解決するための手段］
この発明は上述した目的を達成するために、半導体ウェ
ハにバンブ電極を形成した上、前記半導体ウェハのバン
プ電極側の表面にスピンコーティングにより絶縁膜を形
成し、この絶瞬膜をその膜厚の中間までエツチングして
前記バンブ電極の先端部分を絶縁膜の上方に突出させた
後、前記半導体ウェハをグイリングして個々の半導体装
置に分割し、この分割された半導体装置の絶縁膜から突
出した前記バンブ電極の先端部分を基板の接続端子にボ
ンディングすることである。
ハにバンブ電極を形成した上、前記半導体ウェハのバン
プ電極側の表面にスピンコーティングにより絶縁膜を形
成し、この絶瞬膜をその膜厚の中間までエツチングして
前記バンブ電極の先端部分を絶縁膜の上方に突出させた
後、前記半導体ウェハをグイリングして個々の半導体装
置に分割し、この分割された半導体装置の絶縁膜から突
出した前記バンブ電極の先端部分を基板の接続端子にボ
ンディングすることである。
［作用］
この発明によれば、半導体ウェハの状態で、半導体ウェ
ハのバンプ電極側の表面に絶縁膜を形成し、この絶縁膜
を膜厚の中間までエツチングすることにより前記バンブ
電極の先端部分を絶縁膜の上方に突出させたので、この
後、半導体ウェハをグイリングして個々の半導体装置に
分割しても、分割された個々の半導体装置の外端部には
絶縁膜が形成されることとなる。そのため、個々の半導
体装置を基板の接続端子にボンディングする際、従来の
ように各半導体装置毎に、基板の接続端子をフォーミン
グ加工により屈曲させたり、あるいは半導体装置の外端
部に絶縁シートを設けたりしなくても、エツジショート
を起さず、半導体装２を基板の接続端子に簡単かつ容易
にボンディングでき、極めて能率的に接続することがで
きる。
ハのバンプ電極側の表面に絶縁膜を形成し、この絶縁膜
を膜厚の中間までエツチングすることにより前記バンブ
電極の先端部分を絶縁膜の上方に突出させたので、この
後、半導体ウェハをグイリングして個々の半導体装置に
分割しても、分割された個々の半導体装置の外端部には
絶縁膜が形成されることとなる。そのため、個々の半導
体装置を基板の接続端子にボンディングする際、従来の
ように各半導体装置毎に、基板の接続端子をフォーミン
グ加工により屈曲させたり、あるいは半導体装置の外端
部に絶縁シートを設けたりしなくても、エツジショート
を起さず、半導体装２を基板の接続端子に簡単かつ容易
にボンディングでき、極めて能率的に接続することがで
きる。
［実施例Ｊ
以下、第１図〜第３図を参照して、この発明の一実施例
を説明する。
を説明する。
まず、第２図に示すように、シリコン基板（半導体ウェ
ハ）ｌのパッド電極２上にバンブ電極３を形成する。こ
の場合、シリコン基板ｌにはチップ形成領域が多数区画
されており、各チップ形成領域にはそれぞれ所定の集積
回路が形成されているとともにパッド電極２が形成され
ている。
ハ）ｌのパッド電極２上にバンブ電極３を形成する。こ
の場合、シリコン基板ｌにはチップ形成領域が多数区画
されており、各チップ形成領域にはそれぞれ所定の集積
回路が形成されているとともにパッド電極２が形成され
ている。
そして、パッド電極２上にバンブ電極３を形成する場合
には、シリコン基板ｌの上面（パッド電極２側の面）に
７オトレジストを塗布し、このフォトレジストをフォト
リングラフィ法により露光し現像することにより、パッ
ド電極２と対応する箇所に開口を形成し、この状態でメ
ツキを施すと、開口を通してパッド電極２上にバンブ電
極３が形成される。このバンブ電極３は金や半田等の金
属よりなり、その高さは３０ＩＬｍ程度に形成されてい
る。
には、シリコン基板ｌの上面（パッド電極２側の面）に
７オトレジストを塗布し、このフォトレジストをフォト
リングラフィ法により露光し現像することにより、パッ
ド電極２と対応する箇所に開口を形成し、この状態でメ
ツキを施すと、開口を通してパッド電極２上にバンブ電
極３が形成される。このバンブ電極３は金や半田等の金
属よりなり、その高さは３０ＩＬｍ程度に形成されてい
る。
この後、同図に示すように、バンブ電極３が形成された
シリコン基板ｌの上面に絶縁膜４を設ける。この絶縁Ｍ
４は絶縁性を有する液状のポリイミド樹脂等よりなり、
この樹脂をスピンコーディングにより塗布した上、乾燥
硬化することにより形成される。この場合、絶縁膜４の
膜厚は図ではバンブ電極３の高さよりも厚く形成されて
いるが、バンブ電極３の高さとほぼ同じ膜厚に形成して
もよい、しかし、いずれの場合においても、絶縁ｇ４の
上面はシリコン基板１の上面と平行に形成することが望
ましい。
シリコン基板ｌの上面に絶縁膜４を設ける。この絶縁Ｍ
４は絶縁性を有する液状のポリイミド樹脂等よりなり、
この樹脂をスピンコーディングにより塗布した上、乾燥
硬化することにより形成される。この場合、絶縁膜４の
膜厚は図ではバンブ電極３の高さよりも厚く形成されて
いるが、バンブ電極３の高さとほぼ同じ膜厚に形成して
もよい、しかし、いずれの場合においても、絶縁ｇ４の
上面はシリコン基板１の上面と平行に形成することが望
ましい。
次に、第３図に示すように、絶縁Ｈ４の全表面をハーフ
エツチングによりその上面から膜厚の中間まで除去して
バンブ電極３の上端部分５を絶縁膜４の上方に突出させ
る。この場合、ハーフエツチップはエツチング時間等の
エツチング条件を適宜設定することによりエツチング量
を調整することができる。また、エツチング後の絶縁膜
４の膜厚は、バンブ電極３の高さの８０〜８０％の厚さ
が望ましい０例えば、バンブ電極３の高さが３０１Ｌｍ
程度であれば、絶縁Ｍ４の厚さを２５ｇｍ程度に形成す
る。
エツチングによりその上面から膜厚の中間まで除去して
バンブ電極３の上端部分５を絶縁膜４の上方に突出させ
る。この場合、ハーフエツチップはエツチング時間等の
エツチング条件を適宜設定することによりエツチング量
を調整することができる。また、エツチング後の絶縁膜
４の膜厚は、バンブ電極３の高さの８０〜８０％の厚さ
が望ましい０例えば、バンブ電極３の高さが３０１Ｌｍ
程度であれば、絶縁Ｍ４の厚さを２５ｇｍ程度に形成す
る。
この後、同図に示すように、シリコン基板ｌのチップ形
成領域の境界に位置する箇所（２点鎖線で示す箇所）の
絶縁膜４にダイシング用の溝６を形成する。この場合に
は、絶縁膜４の表面に７オトレジストを塗布して露光し
現像することにより、チップ形成領域の境界と対応する
箇所のフォトレジストに開口を形成し、この開口を通し
て絶縁膜４をエツチングすることにより、ダイシング用
の溝６が形成される。なお、この溝６は断面形状がｒＶ
Ｊ字状に形成されたものが望ましいが、これに限られな
い、そして、ダイシング用の溝６に沿ってシリコン基板
ｌをダイヤモンドブレード等によりダイシングして、個
々の半導体チップ７に分割する。
成領域の境界に位置する箇所（２点鎖線で示す箇所）の
絶縁膜４にダイシング用の溝６を形成する。この場合に
は、絶縁膜４の表面に７オトレジストを塗布して露光し
現像することにより、チップ形成領域の境界と対応する
箇所のフォトレジストに開口を形成し、この開口を通し
て絶縁膜４をエツチングすることにより、ダイシング用
の溝６が形成される。なお、この溝６は断面形状がｒＶ
Ｊ字状に形成されたものが望ましいが、これに限られな
い、そして、ダイシング用の溝６に沿ってシリコン基板
ｌをダイヤモンドブレード等によりダイシングして、個
々の半導体チップ７に分割する。
次に、第１図に示すように、分割された半導体チップ７
をＴＡＢ方式によりフィルム基板８に搭載する。この場
合には、予めフィルム基板８にフィンガリード９を形成
する。すなわち、フィルム基板８の所定箇所にデバイス
ホールｌＯを形成した上、フィルム基板８の表面に銅等
の金属箔をラミネートし、この金属箔をフォトリゾグラ
フィ法を用いてエツチングし、金属箔の不要な部分を除
去することにより、デバイスホール１０内に突出した所
定形状のフィンガリード９を形成する。
をＴＡＢ方式によりフィルム基板８に搭載する。この場
合には、予めフィルム基板８にフィンガリード９を形成
する。すなわち、フィルム基板８の所定箇所にデバイス
ホールｌＯを形成した上、フィルム基板８の表面に銅等
の金属箔をラミネートし、この金属箔をフォトリゾグラ
フィ法を用いてエツチングし、金属箔の不要な部分を除
去することにより、デバイスホール１０内に突出した所
定形状のフィンガリード９を形成する。
なお、フィンガリード９の全表面にはスズ、半田合金等
のメツキを施す、すなわち、バンブ電極３が金の場合に
はスズメツキを施し、バンブ電極３が半田の場合には半
田合金のメツキを施す。
のメツキを施す、すなわち、バンブ電極３が金の場合に
はスズメツキを施し、バンブ電極３が半田の場合には半
田合金のメツキを施す。
そして、半導体チップ７をフィルム基板８に搭載する場
合には、フィルム基板８のデバイスホール１０内に半導
体チップ７を配置し、半導体チップ７のバンブ電極３を
フィンガリード９に対向させ、この状態でバンブ電極３
とフィンガリード９とを熱圧着によりボンディングする
。このとき、半導体チップ７の上面、特に外端部ｌｌ上
には絶縁Ｈ４が形成されているので、バンブ電極３にフ
ィンガリード９をボンディングする際、従来のように各
半導体チップ７毎に、フィンガリード９をフォーミング
により屈曲させたり、あるいは半導体チップ７の外端部
１１に絶縁シートを配置したりしなくても、フィンガリ
ード９が半導体チップ７の外端部１１に接触して短絡す
ることはない、この場合、半導体チップ７のレイアウト
等、半導体チップ７の外端部１１との短絡を防ぐ以外に
フィンガリード９をフォーミング加工により屈曲させる
ことは差し支えない、この後、バンブ電極３とフィンガ
リード９の接合部分を樹脂１２で封止して保護すればよ
いので、半導体チップ７をフィルム基板８に簡単かつ容
易に接続することができ、能率的に接続作業を行なうこ
とができる。
合には、フィルム基板８のデバイスホール１０内に半導
体チップ７を配置し、半導体チップ７のバンブ電極３を
フィンガリード９に対向させ、この状態でバンブ電極３
とフィンガリード９とを熱圧着によりボンディングする
。このとき、半導体チップ７の上面、特に外端部ｌｌ上
には絶縁Ｈ４が形成されているので、バンブ電極３にフ
ィンガリード９をボンディングする際、従来のように各
半導体チップ７毎に、フィンガリード９をフォーミング
により屈曲させたり、あるいは半導体チップ７の外端部
１１に絶縁シートを配置したりしなくても、フィンガリ
ード９が半導体チップ７の外端部１１に接触して短絡す
ることはない、この場合、半導体チップ７のレイアウト
等、半導体チップ７の外端部１１との短絡を防ぐ以外に
フィンガリード９をフォーミング加工により屈曲させる
ことは差し支えない、この後、バンブ電極３とフィンガ
リード９の接合部分を樹脂１２で封止して保護すればよ
いので、半導体チップ７をフィルム基板８に簡単かつ容
易に接続することができ、能率的に接続作業を行なうこ
とができる。
なお、この発明は上述した実施例に限定されるものでは
ない０例えば、半導体チップ７が接続される基板は、フ
ィルム基板８である必要はなく、硬質の配線基板であっ
てもよい、また、半導体チップ７のバンブ電極３がボン
ディングされる接続端子は、必ずしもフィンガリードで
ある必要はなく、基板上に設けられたパッド電極であっ
てもよい、さらに、半導体チップ７はＴＡＢ方式により
ボンディングする必要はなく、フリップチップ方式、あ
るいはフェイスダウン方式によりボンディングするよう
にしてもよい。
ない０例えば、半導体チップ７が接続される基板は、フ
ィルム基板８である必要はなく、硬質の配線基板であっ
てもよい、また、半導体チップ７のバンブ電極３がボン
ディングされる接続端子は、必ずしもフィンガリードで
ある必要はなく、基板上に設けられたパッド電極であっ
てもよい、さらに、半導体チップ７はＴＡＢ方式により
ボンディングする必要はなく、フリップチップ方式、あ
るいはフェイスダウン方式によりボンディングするよう
にしてもよい。
［発明の効果］
以上詳細に説明したように、この発明によれば、半導体
ウェハの状態で、半導体ウェハのバンプ電極側の表面に
絶縁膜を形成した上、その膜厚の中間までエツチングす
ることにより前記バンブ電極の先端部分を絶縁膜の上方
に突出させたので、半導体ウェハをダイシングして個々
に分割された半導体チップを基板の接続端子にボンディ
ングする際に、従来のように各半導体チップ毎に。
ウェハの状態で、半導体ウェハのバンプ電極側の表面に
絶縁膜を形成した上、その膜厚の中間までエツチングす
ることにより前記バンブ電極の先端部分を絶縁膜の上方
に突出させたので、半導体ウェハをダイシングして個々
に分割された半導体チップを基板の接続端子にボンディ
ングする際に、従来のように各半導体チップ毎に。
基板の接続端子を屈曲したり、あるいは半導体チップの
外端部に絶縁シートを設けたりしなくても、エツジショ
ートを防ぐことができ、半導体チップを基板の接続端子
に簡単かつ容易に接続することができ、極めて能率的に
接続することができる。
外端部に絶縁シートを設けたりしなくても、エツジショ
ートを防ぐことができ、半導体チップを基板の接続端子
に簡単かつ容易に接続することができ、極めて能率的に
接続することができる。
第１図はこの発明の接続方法によって半導体チップをフ
ィルム基板に接続した状態の断面図、第２図は半導体ウ
ェハにバンブ電極を形成した上、絶縁膜を設けた状態の
要部断面図、第３図は第２図の絶縁膜をハーフエツチン
グしてバンブ電極の上端部分を突出させた状態の要部断
面図である。 ｌ・・・・・・シリコン基板（半導体ウェハ）、３・・
・・・・バンブ電極、４・・・・・・絶縁膜、５・・・
・・・上端部分（先端部分）、７・・・・・・半導体チ
ップ、８・・・・・・フィルム基板、９・・・・・・フ
ィンガリード（接続端子）。 第 ■ 図 第 図 第 図
ィルム基板に接続した状態の断面図、第２図は半導体ウ
ェハにバンブ電極を形成した上、絶縁膜を設けた状態の
要部断面図、第３図は第２図の絶縁膜をハーフエツチン
グしてバンブ電極の上端部分を突出させた状態の要部断
面図である。 ｌ・・・・・・シリコン基板（半導体ウェハ）、３・・
・・・・バンブ電極、４・・・・・・絶縁膜、５・・・
・・・上端部分（先端部分）、７・・・・・・半導体チ
ップ、８・・・・・・フィルム基板、９・・・・・・フ
ィンガリード（接続端子）。 第 ■ 図 第 図 第 図
Claims (1)
- 半導体ウェハにバンプ電極を形成する工程と、前記半
導体ウェハの前記バンプ電極側の表面にスピンコーティ
ングにより絶縁膜を形成する工程と、前記絶縁膜をその
膜厚の中間までエッチングして前記バンプ電極の先端部
分を前記絶縁膜の上方に突出させる工程と、前記半導体
ウェハをダイシングして個々の半導体装置に分割する工
程と、前記半導体装置の絶縁膜から突出した前記バンプ
電極の先端部分を基板の接続端子にボンディングする工
程と、からなる半導体装置の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095056A JP2830351B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095056A JP2830351B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の接続方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10164470A Division JP3019065B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体装置の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293740A true JPH03293740A (ja) | 1991-12-25 |
| JP2830351B2 JP2830351B2 (ja) | 1998-12-02 |
Family
ID=14127392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095056A Expired - Fee Related JP2830351B2 (ja) | 1990-04-12 | 1990-04-12 | 半導体装置の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830351B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622845A3 (en) * | 1993-04-30 | 1995-03-29 | Hewlett Packard Co | Automatic tape assembly apparatus and method with beam lead isolation. |
| US5554887A (en) * | 1993-06-01 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package |
| EP0853337A4 (en) * | 1996-07-12 | 2000-02-16 | Fujitsu Ltd | METHOD AND FORM FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT, SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MOUNTING THE ARRANGEMENT |
| US6319851B1 (en) | 1999-02-03 | 2001-11-20 | Casio Computer Co., Ltd. | Method for packaging semiconductor device having bump electrodes |
| US6472249B1 (en) | 1999-09-14 | 2002-10-29 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrode formed thereon and method of manufacturing the same |
| US6600234B2 (en) | 1999-02-03 | 2003-07-29 | Casio Computer Co., Ltd. | Mounting structure having columnar electrodes and a sealing film |
| US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
| US7541721B2 (en) * | 2006-11-17 | 2009-06-02 | Fujitsu Media Devices Limited | Acoustic wave device |
| US7646095B2 (en) | 2003-09-30 | 2010-01-12 | Panasonic Corporation | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019065B2 (ja) | 1998-05-29 | 2000-03-13 | カシオ計算機株式会社 | 半導体装置の接続方法 |
| JP3420703B2 (ja) * | 1998-07-16 | 2003-06-30 | 株式会社東芝 | 半導体装置の製造方法 |
-
1990
- 1990-04-12 JP JP2095056A patent/JP2830351B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622845A3 (en) * | 1993-04-30 | 1995-03-29 | Hewlett Packard Co | Automatic tape assembly apparatus and method with beam lead isolation. |
| US5554887A (en) * | 1993-06-01 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package |
| US5710062A (en) * | 1993-06-01 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package and method of manufacturing the same |
| US5834340A (en) * | 1993-06-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package and method of manufacturing the same |
| US6046071A (en) * | 1993-06-01 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package and method of manufacturing the same |
| EP1189270A3 (en) * | 1996-07-12 | 2003-07-16 | Fujitsu Limited | Semiconductor device |
| EP0853337A4 (en) * | 1996-07-12 | 2000-02-16 | Fujitsu Ltd | METHOD AND FORM FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT, SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MOUNTING THE ARRANGEMENT |
| US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
| US6319851B1 (en) | 1999-02-03 | 2001-11-20 | Casio Computer Co., Ltd. | Method for packaging semiconductor device having bump electrodes |
| US6600234B2 (en) | 1999-02-03 | 2003-07-29 | Casio Computer Co., Ltd. | Mounting structure having columnar electrodes and a sealing film |
| US6472249B1 (en) | 1999-09-14 | 2002-10-29 | Casio Computer Co., Ltd. | Semiconductor device having sealing film formed on the surface having columnar electrode formed thereon and method of manufacturing the same |
| US7646095B2 (en) | 2003-09-30 | 2010-01-12 | Panasonic Corporation | Semiconductor device |
| US7541721B2 (en) * | 2006-11-17 | 2009-06-02 | Fujitsu Media Devices Limited | Acoustic wave device |
Also Published As
| Publication number | Publication date |
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