JPH03293747A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03293747A JPH03293747A JP2075117A JP7511790A JPH03293747A JP H03293747 A JPH03293747 A JP H03293747A JP 2075117 A JP2075117 A JP 2075117A JP 7511790 A JP7511790 A JP 7511790A JP H03293747 A JPH03293747 A JP H03293747A
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- Japan
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- semiconductor substrate
- grooves
- glass plate
- substrate
- chipping
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に係り、特にＶｉａ−
）１ｏ１ｅを有する半導体装置のチップ分割方法に関す
るものである。
）１ｏ１ｅを有する半導体装置のチップ分割方法に関す
るものである。
（従来の技術〕
第３図および第４図は従来のＶ：ａ−Ｈｏｌｅを有する
半導体装置のチップ分割方法を示す断面図で、図におい
て、１は半導体素子が表面に形成された半導体基板、２
はガラス板、３は半導体基板１とガラス板２とを接着す
る接着剤、４は半導体基板１を貫通しているＶｉａ−Ｈ
ｏｌｅ、５はＰ ＨＳ （ＰｌａｔｅｄＨｅａｔ ５ｉ
ｎｋ）である。
半導体装置のチップ分割方法を示す断面図で、図におい
て、１は半導体素子が表面に形成された半導体基板、２
はガラス板、３は半導体基板１とガラス板２とを接着す
る接着剤、４は半導体基板１を貫通しているＶｉａ−Ｈ
ｏｌｅ、５はＰ ＨＳ （ＰｌａｔｅｄＨｅａｔ ５ｉ
ｎｋ）である。
次にチップ分割方法について説明する。まず第３図（Ａ
）に示すように、半導体素子か表面に形成された半導体
基板１か接着剤３を介してガラス板２に接着される。こ
の時、半導体基板１の表面か接着される側である。ここ
て、接着剤３は半導体基板１表面に形成されている半導
体素子を保護するフォトレジストとカラス板２への貼付
けを行なうワックスとから成る。
）に示すように、半導体素子か表面に形成された半導体
基板１か接着剤３を介してガラス板２に接着される。こ
の時、半導体基板１の表面か接着される側である。ここ
て、接着剤３は半導体基板１表面に形成されている半導
体素子を保護するフォトレジストとカラス板２への貼付
けを行なうワックスとから成る。
次に第３図（Ｂ）のように、写真製版技術、ウェットエ
ッチンク技術を用いて半導体基板１の所望の場所にＶｉ
ａ−Ｈｏｌｅか形成される。ウェットゴッチンクによる
Ｖｉａ−Ｈｏｌｅ形成は等方性エッチンクの為サイトエ
ッチンクか多く図示するように表側、裏側で開口寸法か
異なる。
ッチンク技術を用いて半導体基板１の所望の場所にＶｉ
ａ−Ｈｏｌｅか形成される。ウェットゴッチンクによる
Ｖｉａ−Ｈｏｌｅ形成は等方性エッチンクの為サイトエ
ッチンクか多く図示するように表側、裏側で開口寸法か
異なる。
次いで第３図（Ｃ）のように、めっき技術によりＰＨ５
５か形成され、Ｖｉａ−ｔｌｏｌｅ４を通してＰＨ５５
は半導体基板１表面の半導体素子の電極と接続される。
５か形成され、Ｖｉａ−ｔｌｏｌｅ４を通してＰＨ５５
は半導体基板１表面の半導体素子の電極と接続される。
続いて第３図の（Ｄ）のように、ＰＨ５５をマスクに半
導体基板１をウェットエッチンクし半導体装置個々（チ
ップ）に分割する。
導体基板１をウェットエッチンクし半導体装置個々（チ
ップ）に分割する。
この時もウェットエツチングの為にサイドエツチングが
多くＰＨ５５内側までエツチングが進んでしまう。この
後、接着剤３を除去すれば第３図（Ｅ）のようにチップ
分割が完了する。
多くＰＨ５５内側までエツチングが進んでしまう。この
後、接着剤３を除去すれば第３図（Ｅ）のようにチップ
分割が完了する。
また、第４図は従来の他のチップ分割方法で、第３図（
Ｃ）までと同様の工程を終えた後、−旦接着剤３を除去
し第４図（Ａ）に示すように、半導体基板１表面を出し
て再度ガラス板２に貼付ける。
Ｃ）までと同様の工程を終えた後、−旦接着剤３を除去
し第４図（Ａ）に示すように、半導体基板１表面を出し
て再度ガラス板２に貼付ける。
次いで第４図（Ｂ）のように、半導体基板１の所望の場
所をダイヤモンドカッターで切り込み、結晶のへき開性
を利用し分割するスクライブ方法や回転プレートで切削
して分割するダイシング方法等によりチップ分割する。
所をダイヤモンドカッターで切り込み、結晶のへき開性
を利用し分割するスクライブ方法や回転プレートで切削
して分割するダイシング方法等によりチップ分割する。
接着剤３を除去すれば第４図（Ｃ）のように個々に分割
された半導体装置が得られる。
された半導体装置が得られる。
従来の半導体装置のチップ分割方法は以上のように構成
されていたので、ウェットエツチングによる分割の場合
エツチングの均一性や再現性が良くない問題点があり、
またスクライブ方法の場合ではガラス板の貼り代え工程
がある事、半導体基板への切り込みが少ないとうまくへ
き開できず分割端面が欠ける、あるいは全く分割できな
い等の問題点がある。そしてダイシング方法も貼り代え
工程があり、回転ブレードで基板を切削する時切削端面
が欠ける（チッピング）という問題点があった。
されていたので、ウェットエツチングによる分割の場合
エツチングの均一性や再現性が良くない問題点があり、
またスクライブ方法の場合ではガラス板の貼り代え工程
がある事、半導体基板への切り込みが少ないとうまくへ
き開できず分割端面が欠ける、あるいは全く分割できな
い等の問題点がある。そしてダイシング方法も貼り代え
工程があり、回転ブレードで基板を切削する時切削端面
が欠ける（チッピング）という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、分割の均一性、再現性が良く分割端面の欠け
やチッピング等を防止できかつ、ガラス板の貼り代え等
の工程も削除できるチップ分割方法を得ることを目的と
する。
たもので、分割の均一性、再現性が良く分割端面の欠け
やチッピング等を防止できかつ、ガラス板の貼り代え等
の工程も削除できるチップ分割方法を得ることを目的と
する。
この発明に係る半導体装置の製造方法は、Ｖｉａ−Ｈｏ
ｌｅ形成をドライエツチング法で形成する際同時に分割
用の溝を形成するようにしたものである。
ｌｅ形成をドライエツチング法で形成する際同時に分割
用の溝を形成するようにしたものである。
この発明における半導体装置の製造方法は、分割用の溝
をトライエツチング法により形成するため、均一性・再
現性か良くなり、またスクライブやダイシングのように
分割端面に欠けやチッピング等か生しることも無くなり
、またスクライブ方法等におけるガラス板貼り代え等の
工程も削除できる。
をトライエツチング法により形成するため、均一性・再
現性か良くなり、またスクライブやダイシングのように
分割端面に欠けやチッピング等か生しることも無くなり
、またスクライブ方法等におけるガラス板貼り代え等の
工程も削除できる。
以下、この発明の〜実施例を図について説明する。第１
図において、符号１〜５は前記従来のものと同一である
。図において、６はフォトレジスト、７は半導体基板１
に形成された分割用溝である。
図において、符号１〜５は前記従来のものと同一である
。図において、６はフォトレジスト、７は半導体基板１
に形成された分割用溝である。
次にチップ分割方法について説明する。
第１図（Ａ）において、半導体素子か表面に形成された
半導体基板１か接着剤３を介しガラス板２に接着され、
フォトレジスト６を半導体基板１裏面全面に塗有Ｊした
後、Ｖｉａ−Ｈｏｌｅ４形成用の形成−ニンクを行なう
と同時に、分割用溝７形成用のバターニンクを行なう。
半導体基板１か接着剤３を介しガラス板２に接着され、
フォトレジスト６を半導体基板１裏面全面に塗有Ｊした
後、Ｖｉａ−Ｈｏｌｅ４形成用の形成−ニンクを行なう
と同時に、分割用溝７形成用のバターニンクを行なう。
次に第１図（Ｂ）において、トライエツチング法（反応
性イオンエツチング、ＲＩＥなど）により、半導体基板
１をエツチングしＶｉａ−Ｈｏｌｅ４及び分割用溝７を
同時に形成する。ここで、分割用溝７の形成にはドライ
エツチング法を用いるため、エツチングの均一性・再現
性が良くなる。又、スクライブ方法やダイシング方法の
様な分割端面の欠け、チッピングの問題点も無くなる。
性イオンエツチング、ＲＩＥなど）により、半導体基板
１をエツチングしＶｉａ−Ｈｏｌｅ４及び分割用溝７を
同時に形成する。ここで、分割用溝７の形成にはドライ
エツチング法を用いるため、エツチングの均一性・再現
性が良くなる。又、スクライブ方法やダイシング方法の
様な分割端面の欠け、チッピングの問題点も無くなる。
次いて、後工程への影響か無いように分割用溝７をフォ
トレジストやポリイミド、絶縁膜（ＳｉＯ，ＳｉＮ ）
なとて埋め込んだ後、第１図（Ｃ）のようにＰＨ３５か
形成され、接着剤３と分割用溝７に埋め込まれたものを
除去し第１図（Ｄ）のように各チップに分割される。
トレジストやポリイミド、絶縁膜（ＳｉＯ，ＳｉＮ ）
なとて埋め込んだ後、第１図（Ｃ）のようにＰＨ３５か
形成され、接着剤３と分割用溝７に埋め込まれたものを
除去し第１図（Ｄ）のように各チップに分割される。
なお、上記実施例ては半導体基板１裏側からＶｉａ−Ｈ
ｏｌｅ４及び分割用溝７を形成する場合について説明し
たか、第２図に示すように半導体基板１表面から形成し
てもよい。
ｏｌｅ４及び分割用溝７を形成する場合について説明し
たか、第２図に示すように半導体基板１表面から形成し
てもよい。
以下、第２図について説明する。符号１から７は上記実
施例と同一である。図において、８は表面電極である。
施例と同一である。図において、８は表面電極である。
次にチップ分割方法について説明する。第２図（Ａ）に
おいて、半導体基板１にフォトレジスト６が塗布され、
Ｖｉａ−Ｈｏｌｅ４形成用及形成剤用溝７形成用のバタ
ーニングが行なわれる。次に第２図（Ｂ）において、ド
ライエツチング法により半導体基板１を所望の深さまで
エツチングし、Ｖｉａ−Ｈｏｌｅ４及び分割用溝７を同
時に形成する。
おいて、半導体基板１にフォトレジスト６が塗布され、
Ｖｉａ−Ｈｏｌｅ４形成用及形成剤用溝７形成用のバタ
ーニングが行なわれる。次に第２図（Ｂ）において、ド
ライエツチング法により半導体基板１を所望の深さまで
エツチングし、Ｖｉａ−Ｈｏｌｅ４及び分割用溝７を同
時に形成する。
次いで第２図（Ｃ）のように、分割用溝７は埋め込んで
置き、Ｖｉａ−Ｈｏｌｅ４には表面電極８が形成される
。この後、半導体基板１を接着剤３を介しガラス板２に
装着し、半導体基板１裏面を研削し第２図（Ｄ）のよう
に、Ｖｉａ−Ｈｏｌｅ４及び分割用溝７を露出させる。
置き、Ｖｉａ−Ｈｏｌｅ４には表面電極８が形成される
。この後、半導体基板１を接着剤３を介しガラス板２に
装着し、半導体基板１裏面を研削し第２図（Ｄ）のよう
に、Ｖｉａ−Ｈｏｌｅ４及び分割用溝７を露出させる。
以下、第２図（Ｅ）のようにＰＨ３５を形成し、接着剤
３を除去することで第２図（Ｆ）のように各チップに分
割される。
３を除去することで第２図（Ｆ）のように各チップに分
割される。
以上のようにこの発明によれば、ドライエツチング法に
よりＶｉａ−Ｈｏｌｅを形成すると同時に分割用溝を形
成するようにしたので、エツチングの均性・再現性か良
くなり、分割端面の欠け、チッピング等も無くなり、ま
た従来のスクライブ方法等にガラス板の貼り代え等の工
程も削除でき工程短縮も図れる。
よりＶｉａ−Ｈｏｌｅを形成すると同時に分割用溝を形
成するようにしたので、エツチングの均性・再現性か良
くなり、分割端面の欠け、チッピング等も無くなり、ま
た従来のスクライブ方法等にガラス板の貼り代え等の工
程も削除でき工程短縮も図れる。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図はこの発明の他の実施例を
示す工程断面図、第３図及び第４図は従来の半導体装置
の製造方法を示す工程断面図である。 図において、１は半導体基板、２はガラス板、３は接着
剤、４はＶｉａ−Ｈｏｌｅ、５はＰＨ３，６はフォトレ
ジスト、７は分割用溝、８は表面電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
法を示す工程断面図、第２図はこの発明の他の実施例を
示す工程断面図、第３図及び第４図は従来の半導体装置
の製造方法を示す工程断面図である。 図において、１は半導体基板、２はガラス板、３は接着
剤、４はＶｉａ−Ｈｏｌｅ、５はＰＨ３，６はフォトレ
ジスト、７は分割用溝、８は表面電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- Ｖｉａ−Ｈｏｌｅを有する半導体装置のチップ分割に
おいて、Ｖｉａ−Ｈｏｌｅ形成を行なうと同時にチップ
分割用溝を形成したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075117A JPH03293747A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075117A JPH03293747A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03293747A true JPH03293747A (ja) | 1991-12-25 |
Family
ID=13566930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075117A Pending JPH03293747A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03293747A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036712A1 (en) * | 2001-10-19 | 2003-05-01 | Applied Materials, Inc. | Method and apparatus for dicing a semiconductor wafer |
| WO2002070401A3 (en) * | 2001-03-07 | 2003-12-31 | Applied Materials Inc | Method for fabrication of silicon octopole deflectors and electron column employing same |
| US6784022B2 (en) * | 1998-09-02 | 2004-08-31 | Texas Instruments Incorporated | Method of dicing a semiconductor wafer and heat sink into individual semiconductor integrated circuits |
| US6878608B2 (en) * | 2001-05-31 | 2005-04-12 | International Business Machines Corporation | Method of manufacture of silicon based package |
| US6881649B2 (en) | 2002-07-18 | 2005-04-19 | Fujitsu Limited | Method of making device chips collectively from common material substrate |
-
1990
- 1990-03-23 JP JP2075117A patent/JPH03293747A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784022B2 (en) * | 1998-09-02 | 2004-08-31 | Texas Instruments Incorporated | Method of dicing a semiconductor wafer and heat sink into individual semiconductor integrated circuits |
| WO2002070401A3 (en) * | 2001-03-07 | 2003-12-31 | Applied Materials Inc | Method for fabrication of silicon octopole deflectors and electron column employing same |
| US6878608B2 (en) * | 2001-05-31 | 2005-04-12 | International Business Machines Corporation | Method of manufacture of silicon based package |
| WO2003036712A1 (en) * | 2001-10-19 | 2003-05-01 | Applied Materials, Inc. | Method and apparatus for dicing a semiconductor wafer |
| US6881649B2 (en) | 2002-07-18 | 2005-04-19 | Fujitsu Limited | Method of making device chips collectively from common material substrate |
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