JPH03293867A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JPH03293867A JPH03293867A JP2323045A JP32304590A JPH03293867A JP H03293867 A JPH03293867 A JP H03293867A JP 2323045 A JP2323045 A JP 2323045A JP 32304590 A JP32304590 A JP 32304590A JP H03293867 A JPH03293867 A JP H03293867A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ファクシミリ装置に係り、特にマイクロコン
ピュータを用いたファクシミリ装置に関する。 最近のマイクロコンピュータは集積回路技術の進歩によ
り、その発達はめざましく、小型な割に大きな記憶容量
を持ち、高度の演算処理の可能なものが非常に安価に得
られるようになった。 このため、マイクロコンピュータはあらゆる分野に浸透
し、ファクシミリ装置においても従来専用のハードウェ
アで構成されていた部分がマイクロコンピュータで置き
換えられるようになった。 しかし、マイクロコンピュータは、現在のところその演
算処理速度に限界があり、高速処理を行うハードウェア
部分には取って代ることの出来ない難点があった。 一方、ファクシミリ装置における符号化処理にはビット
毎の処理が必要となるため高い処理速度が要求される。 従って、これ迄開発されて来たマイクロコンピュータを
用いたファクシミリ装置においては、いずれも高速処理
が必要な部分は専用のハードウェアで構成し、マイクロ
コンピュータは専らそのハードウェアの補助的手段とし
て用いられているに過ぎず、マイクロコンピュータの持
つ機能を充分に活用する迄には至らなかった。 例えば、第１図の（ａ）、（ｂ）はマイクロコンピュー
タを用いた従来のファクシミリ装置のブロック構成図を
示したものであるが、データは専用のハードウェアで処
理するように構成し、そのときマイクロコンピュータμ
ｍＣ０Ｍ （以下、単にＨ−ＣＯＭと略記する）は各イ
ンタフェース回路１／Ｆを介してそれらのハードウェア
をシーケンス制御するために用いられているに過ぎなか
った。 従って、送信側と受信側で共通に使用できるものは共通
にしてファクシミリ装置を構成したとしても、シフトレ
ジスタあるいはランダムアクセスメモリ等のメモリ、カ
ウンタ、多数のゲート回路及びタイミング制御用のフリ
ップフロップ等から成るバッファ装置ＢｔＪＦが必要と
なる。 プロトコルを行う際、ＨＤＬＣのフォーマットを作成し
たり、受信時そのフォーマットのデータを解読したりす
るためのデイレ−回路、フラグ、誤りチエツクコードの
発生器及び検出器、多数のカウンタ、フリップフロップ
、シフトレジスタ、ゲート回路等から成る通信制御装置
ＣＣＵが必要となる。 送信時、ランレングスを計数するためのカウンタ、ラン
の切れ目を発見するための変化点検出用フリップフロッ
プ及び排他的論理和回路、ランレングスに応じた符号化
コードを選択するためのリードオンリメモリ、リードオ
ンリメモリからの出力を一時的貯え回路レートとの速度
調整を行うためのＦＩＦ○バッファメモリ、符号化コー
ドをＦＩＦＯバッファメモリに転送するためのカウンタ
、圧縮率が高い場合の最小伝送時間補正用のＦＩＬＬ（
補充）ビット発生用カウンタ及びそのとき必要なりロッ
クを制御するための多数のフリップフロップ及びゲート
回路から成るコーダ装置ＤＣＲ■が必要となる。 受信時、通信制御装置ＣＣＵから入力する受信画データ
の速度変換を行うためのＦＩＦＯバッファメモリ、受信
画データからＦＯＬ （同期）コード、ＦＩＩ、Ｌビッ
ト等を取り除くため、それらを検出する検出用回路符号
化コードを取り出すためのシフトレジスタやビットカウ
ンタ、その符号化コードに応じたランレングスバイナリ
数値を選択するためのリードオンリメモリ、そのランレ
ングスバイナリ数値に応じたビット数のランレングスを
次段バッファ装置に転送するためのランレングスカウン
タ、１９１２分のビット数を計数して誤り検出を行うた
めの累計カウンタ、そのとき必要なりロックを制御する
ための多数のフリップフロップ、ゲート回路から成るデ
コーダ装置ＤＣＲＩＩが必要となる。尚、第１図（ａ）
、（ｂ）において、ＳＣＮはスキャナ、ＭＤＭはモデム
、ＰＬはプロッタ、ＣＯはコピー、ＣＰＵ、ＲＯＭ、Ｒ
ＡＭはμ−ＣＯＭを構成するマイクロプロセッサ、リー
ドオンリメモリ、ランダムアクセスメモリ、ＢＵＳはパ
スラインである。 このように、従来のファクシミリ装置においては、シス
テムコントローラ等の極く限られた部分をμｍＣ０Ｍに
置き換えているに過ぎず、装置の大半はランダムロジッ
ク、ハードワイヤードに頼らざるを得なかったため、依
然、装置が大型且つ高価になる欠点があった。 本発明は上記の点に鑑みなされたものであって、ファク
シミリ装置におけるスキャナ、プロッタ、モデム等必要
最小限のハードウェアのみ残し、その他のハードウェア
は一切μｍＣ０Ｍで置き換えることにより、小型且つ安
価なファクシミリ装置を提供することを目的とする。 この目的を達成するために本発明は、送信画情報の符号
化処理および／あるいは受信画データの復号化処理もμ
ｍＣ０Ｍで行ない得るようにファクシミリ装置を構成し
たことを特徴とする。 以下、本発明の実施例について説明するが、その前に、
本実施例における特徴点を列挙しておく。 即ち、その特徴点は下記の通りである。 （１）読取装置による画情報の読取後、ランレングスの
計数から符号化、データの伝送フォーマット形成に至る
までをμｍＣ０Ｍで行なうようにした点。 （２）受信データをバスを介してμｍＣ０Ｍに転送し、
その後の受信データの復号から画データへの変換、記録
装置へのデータの転送に至るまでをμｍＣ０Ｍで行なう
ようにした点。 （３）読取装置における原稿照明用光源の点滅、原稿走
査機構の駆動停止、モデムおよび／または網制御装置の
起動、停止をμｍＣ０Ｍで行なうようにした点。 （４）相手装置とのハンドシェークのためのプロトコル
、自己装置のモード設定をμｍＣ０Ｍで行なうようにし
た点。 （５）相手装置への自己装置の具備する機能の通知およ
び／または相手装置のモード設定をμｍＣ０Ｍで行なう
ようにした点。 （６）受信した画データの誤り検出、誤りを発生したラ
インの画情報の処置をμｍＣ０Ｍで行なうようにした点
。 （７）記録装置における記録紙の搬送装置の駆動、停止
、記録タイミングの制御をμｍＣ０Ｍで行なうようにし
た点。 （８）操作部における表示ランプの点滅、操作信号の受
入れをμｍＣ０Ｍで行なうようにした点。 （９）μｍＣ０Ｍで以上の動作を行う際の使用時間をう
まく割り振ることにより１台のμｍＣ０Ｍで゛も上記全
ての動作を行えるようにした点。 （１０）読取装置からのデータ転送に際して、イメージ
センサの画像積分時間よりも短時間にデータ転送を終了
するようにし、μｍＣ０Ｍの最高速度に追従できるよう
にした点。 （１１）画信号の前処理を複数ビット同時に行なうよう
にした点。 （１２）画信号の符号化を短時間で行うため、複数ビッ
トの一括変化点検出を先ず始めに行なうようにした点。 （１３）続いて上記変化点が検出されたとき、１ビツト
づつの検出に切り換えるようにした点。 （１４）操作時、操作スイッチのチャタリングを防止し
て操作信号を確実にμｍＣ０Ｍに取り込むようにした点
である。 尚、本実施例における、インターフェース、マイクロプ
ロセッシングユニット、リードオンリメモリ、ランダム
アクセスメモリとしては、インテル社の８２１２．８０
８５．８３１６．８１０１Ａ４等を用いて構成している
が無論これに限定する必要のないことは言う迄もない。 以下、本発明の実施例を第２図以下の図面を参照して詳
細に説明する。 第２図は本発明によるファクシミリ装置全体のシステム
ブロック構成図を示したもので、■は送信時原稿を読み
取り画信号を出力する原稿読取部、■はその画信号をμ
ｍＣ０Ｍで符号化処理するとき、高速化処理を可能にす
るため、原稿読取部１から出力されたシリアルデータを
８ビツト毎のパラレルデータに変換してμｍＣ０Ｍに入
力する画情報入力部である。■は受信時μｍＣ０Ｍで復
号化された画信号を受信画記録部へ出力する受信画出力
部、■は原稿のコピーを得る受信画記録部である。 μｍＣ０Ｍはマイクロプロセッシングユニット部■、タ
イミング信号発生部■、制御プログラム記憶部■、情報
記憶部■から成り、画信号の符号化、復号化、各部の制
御等後述する仕事を行う。 ■は送信時μｍＣ０Ｍで符号化された８ビツト毎のパラ
レルデータをシリアル変換してモデムＭＤＭに出力する
一方、受信時モデムＭＤＭから入力する符号化されたシ
リアルデータを８ビツト毎のパラレルデータに変換して
μｍＣ０Ｍに入力する送受信情報入出力部である。この
送受信情報入出力部■は画データの入出力の他プロトコ
ル等を行なう際、必要なデータの入出力を行なうことは
勿論である。 Ｘおよび刀は制御信号入力部および出力部であり、原稿
読取部■、受信画記録部■、モデムＭＤＭ、網制御部Ｎ
ＣＵ、操作表示部１０Ｐからの信号をμｍＣ０Ｍに入力
する一方、μｍＣ０Ｍから所定の制御信号を各部に出力
する部分である。 本実施例のファクシミリ装置は概略化上のように構成さ
れているものであるが、次に、上述各部の具体的構成お
よび作用を第３図以下の図面を参照して順次説明してい
く。尚、モデムＭＤＭ、網制御部ＮＣＵ、操作表示部Ｉ
ＯＰは従来公知のものを用いれば良く、また、本発明に
直接関係がないので、その説明は省略する。また、以下
の説明においては、原則として、バス、信号線は大文字
で、また、そこに現れる信号は小文字で表わす。 原稿読取部Ｉ （第３図参照） 第３図の１点鎖線部分が原稿読取部■で、ＰＭはｊ稿の
副走査送りを行なうためのパルスモータ、Ｒはそのパル
スモータＰＭにより駆動される原稿搬送ローラ、Ｌｌは
原稿検出用光源、Ｌ、は原稿照明用光源、ＳＬ、、ＳＬ
、は原稿検出器である。 オペレータが、手動或は原稿給紙装置により、原稿を矢
印方向から原稿受付口に挿入すると、原稿検出器ＳＬ、
が作動する。 μｍＣ０Ｍは定期的に検出器ＳＬ、の状態を監視してい
るので検出器ＳＬ、が作動すると、後述する制御信号出
力部℃を介して、点灯指令を原稿照明用光源駆動袋５ｆ
ＯＬ Ｄに出力して光源り、を点灯すると共に、パル
スモータ駆動回路ＰＭＤに駆動信号を出力してパルスモ
ータＰＭを回転させる。 パルスモータＰＭが回転すると、搬送ローラＲが回り出
し、原稿を矢印方向に搬送する。 原稿先端が検出器ＳＬ、位置に達すると検出器ＳＬ、は
、後述する制御信号入力部Ｘを介して、それをμｍＣ０
Ｍに知らせる。 μｍＣ０Ｍは、そこでパルスモータＰＭを一旦停止させ
たのち、以後読み取り走査時における副走査送りに切り
換える。 原稿画像はコンタクトガラスＣＧ、ミラーＭ、レンズｌ
を介してイメージセンサＩｓ上に結像される。イメージ
センサＩＳには、μｍＣ０Ｍの制御の下に画情報入力部
りからエレメントクロックｅｌｃｋ及び行同期パルスＳ
Ｓが入力し、そのクロックに同期して出力するビデオ信
号は増幅ＮＡ、２値化回路Ｂを経て１ビツトづつシリア
ルに画情報入力部■に入力する。 画情報入力部■（第４図（ａ）、 （ｂ）参照）画情報
入力部■は第４図（ａ）の１点鎖線部分に示すように、
カウンタＣＴ、、シフトレジスタＳＲ，ｌ−ライステー
トバッファＴＢから構成され、２値化回路Ｂから出力さ
れるシリアル画データを８ビツト毎のパラレル画データ
に変換し、後述するデータバスＤ。−Ｄ、上に出力する
。 一般にシリアルデータをパラレルに変換する場合、シフ
トレジスタを２本用い、その一方にシリアルデータを入
力中、他方からパラレルデータを取り出す方法もあるが
、本実施例ではμｍＣ０Ｍがパラレルデータを処理する
時間内に次のデータをシフトレジスタ内に満すようにク
ロック速度を設定しているため、図示のようにシフトレ
ジスタは１本だけで構成している。 カウンタＣＴ、はμｍＣ０Ｍから出力される後述するリ
ードストローブｒＳｏが入力したとき、続いてエレメン
トクロックｅｌｃｋを８個出力するため、プリセット可
能な同期式の４ビツトバイナリカウンタで構成されてい
る。 カウンタＣＴ、は、そのＬｍ子に論理「１」が入力して
いるときはＣＰ端子に入力するクロックの立ち上がりで
カウントアツプする。また、Ｌ端子入力が論理「ｏ」の
ときはα、β、γ、δ端子に入力される論理に出力端子
Ｑα、Ｑβ、Ｑγ、Ｑδがセットされる。またＲ端子に
「０」が入力すると、クロック入力とは非同期でリセッ
トされる。 Ｃ０端子からはＱα〜Ｑδ出力が全て「１」、即ち、１
６進数Ｆとなったとき「１」が出力される。 Ｇｏ出力及びＱδ小出力ＮＯＲゲートを介してカウンタ
ＣＴ、のＬ端子に入力する。従って、カウンタＣＴ、の
値が０〜７及び１６進数Ｆとなったとき、Ｌ端子入力は
「０」となる。またセット端子α、βには常に「Ｏ」、
γ端子にはＱγ小出力δ端子にはＱγ小出力入力する。 従って、カウンタＣＴＩの値が４〜７又は１６進数Ｃ−
Ｆの時、γ端子入力は「１」、δ端子入力は「Ｏ」、カ
ウンタＣＴＩの値がＯ〜３又は８〜１３の時、γ端子入
力はｒＱＪ 、δ端子入力はＦＩノとなる。これらのこ
とから結局カウンタＣＴ、の値が４〜７及びＦの時は４
に、また、カウンタＣＴ、の値が０〜３の時は８に夫々
ＣＰ端子に入力する次のクロックの立ち上がりでセット
される。 このカウンタＣＴ、のＱδ小出力、ＡＮＤゲートに入力
し、エレメントクロックｅｌｃｋの発生、停止を制御す
る。 シフトレジスタＳＲ，は、８ビツトのシリアル入力パラ
レル出力シフトレジスタで構成されている。 トライステートバッファＴＢはリードストローブｒｓｏ
がアクティブな期間シフトレジスタＳＲ１にシフトイン
されたデータ８ビツトをμｍＣ０Ｍの夫々８本のデータ
バスＤ。−Ｄ、上に出力する。 次に、その動作を第４図（ｂ）のタイムチャートを参照
して説明する。 μｍＣ０Ｍからリードストローブｒｓｏ（負パルス）が
出力されると、このパルスは後述する信号線ｒｓｏ を
介して画信号入力部■のトライステートバッファＴＢの
Ｇ端子に入力し、シフトレジスタＳＲ，の内容をパラレ
ルに８本のデータバスＤ０〜Ｄ、上に出力する。同時に
カウンタＣＴのＲ端子にも入力し、リ−にストローブｒ
ｓｏの立ち下がりでカウンタＣＴ、 をリセットする。 データバス上に出力されたパラレルデータはμｍＣ０Ｍ
のアキュームレータ内に取り込まれる。 ところで、このときのリードストローブｒｓ。 の発生タイミングは自由であり、そのパルス幅も任意で
よい。また、クロックｃｌｋの周期は、μｍＣ０Ｍがリ
ードストローブｒｓａ を出力することによりデータを
取り込んでから、次のデータを取り込むためにリードス
トローブｒｓｏ を出力する間に、少なくとも９クロッ
ク発生しないとシフトレジスタＳＲ，内に８ビツトのデ
ータが満されないので正常な動作が行われなくなるが、
その間９クロック以上発生すれば、その周期は任意で良
い。 カウンタＣＴ ｔ がリセットされることにより、その
Ｑα〜Ｑδ出力はｒｏ ＯＯＯＪ となる。 この結果、■、大入力「０」、α〜δ入力は「０００１
Ｊとなり１次にクロックｃｌｋがカウンタＣＴ、に入力
したとき、その立ち下がりでＱα〜Ｑδ出力はｒｏｏｏ
ＩＪ即ち８にセットされる。 カウンタＣＴ、が８にセットされ、Ｑδ小出力「ｌ」と
なってＡＮＤゲートが開かれると、ＡＮＤゲートからク
ロッグが出力され、このクロックがエレメントクロッグ
ｅｌｃｋとしてイメージセンサＩｓに入力する。これと
同時にシフトクロック５ｆｃｋとしてシフトレジスタＳ
Ｒ，にも入力する。 イメージセンサＩＳは、例えば、ＣＯＤで構成され、エ
レメントクロック５ｉｃｋの入力に同期して、ビデオ信
号をシリアルに出力する。このビデオ信号は、前述した
通り増幅器Ａ、２値化回路Ｂを経て、シフトレジスタＳ
Ｒ，に加わり、そこに入力するシフトクロック５ｆｅｋ
に同期してｌビットづつ入力する。 Ｑδ小出力「１」となったことにより、Ｌ入力が「１」
となり、以後カウンタＣＴ ＋ はクロックｃｌｋに同
期してその値を１つづつインクリメントしていく。 更にグロックｃｌｋが７個入力して、カウンタＣＴ、の
値がＦ即ちｒｌ １１１Ｊとなったとき、ｃｏ小出力［
１］で、Ｌ入力は再び「ＯＪとなる。 また、このときα〜δ入力はｒｏｏ １０Ｊとなる。 従って、次のクロックｃｌｋが入力すると、その立ち下
がりで、カウンタＣＴ、は４にセットされＡＮＤゲート
を閉じる。 この間、ＡＮＤゲートからは合計８個のクロッグが出力
され、このクロックに基づいて、シフトレジスタＳ Ｒ
ｌ には８ビツトのシリアルデータＤ。〜■−〕、が入
力されたことになる。 以後、カウンタＣＴ、はクロッグｃｌｋの入力に同期し
て４のセットを繰り返す。また、シフトレジスタＳＲは
８ビツトのデータｄ。〜ｄ、を保持する。 次に再びμｍＣ０Ｍからリードストローブｒｓ０が出力
されると、シフトレジスタＳＲ，に保持されていたデー
タは８本のデータバスＤ、〜Ｄ７上に出力されると共に
、カウンタＣＴ ｔ はリセットされ、再び上記一連の
動作を繰り返す。 このようにして、μｍＣ０Ｍは主走査ｌライ２分のデー
タを取り込んで行く。例えばＢ４サイズの原稿から１ラ
イン２０４８ビツト分の画データを取り込む場合、８ビ
ツトづつ２５６回上記動作を繰り返す。 μｍＣ０Ｍは取り込んだ画データを１ライン分づつ後述
する符号化を行ったのち、送受信情報入出力部■、モデ
ムＭＤＭ、網制御部ＮＣＵを介して相手側装置にデータ
を伝送する訳であるが、これらの動作説明を行なう前に
、相手側装置から送られてきたデータをμｍＣ０Ｍで復
号化したのち、その受信画を記録するための受信画出力
部ｍ、受信画記録部■について説明しておく。 尚、本実施例では感熱記録方式を採用しているため、受
信画出力部ｍ及び受信画記録部へ′の構成も、それに適
した回路構成になっているが、若干の変更を加えるだけ
で種々の記録方式に適用可能であり、その基本構成は、
感熱記録方式たけに限定されるものでないことは言う迄
もない。 受信画出力部ｍ（第５図（ａ）、（Ｌｌ）参照）受信画
出力部口は、第５図（、ｌ）に示すように、３３ビット
シフトレジスタＳＦＲ，〜ＳＦＲ，、ナンドゲーｈ Ｎ
、Ａ Ｎ Ｄ 、〜ＮＡＮＤ、、電源スイッチングト
ラン・シスタＴｒ、〜Ｔｒ、、モノマルチＭ、反転回路
Ｎが図示のように結線されて構成されている。 各シフトレジスタＳＦＲ，〜ＳＦＲ，の入力端子ＩＮに
はデータバスＤ６〜Ｄ、が接続されており。 また各シフト１ノジスタＳＦＲ，〜ＳＦＲ，の出力端子
０１は、各ナントゲートＮＡＮＤ、〜ＮＡＮＤ。 に、出力端子Ｏ１〜○、は、後述する受信画記録部■の
サーマルエレメントの信号入力線Ｂ、〜Ｂ、。 に接続されている。 各電源スイッチングトランジスタＴ ｒ 、〜Ｔｒａの
各出力端子は後述するサーマルエレメントの各七グメン
ト選択入力線ＥＧ、〜ＥＧ、に接続されている。 次にその動作を第５［Ｊ（ｂ）のタイムチャートを参照
して説明する。 受信時、μｍＣ０Ｍは受信データの後述する復号化処理
を行ない、復号化された画データを８ビツトづつパラレ
ルにデータバスＤ。〜Ｄ７上に出力する。また、このと
きμｍＣ０Ｍは各８ビツトパラレルデータに同期し、て
ライトストローブＷ Ｓ 。 を信号線ＷＳｏ上に出力する。 各８ビツト毎のデータはライトストローブＷＳ０によっ
て各シフトレジスタＳＦＲ，〜ＳＦＲ，に順次入力し、
書き込まれて行く。 このようにして、各シフトレジスタＳＦＲ〜Ｓ Ｆ Ｒ
ｓ に３２ビット分のデータ転送が完了したとき、即ち
、合計２５６ビツト分の＠ｉ素データが画情報出力部ｍ
に転送されたとき、μｍＣ０Ｍはデータの転送をひとま
ず停止して最後にサーマルエレメントの各セグメントを
選択するデータｓｓｄをライトストローブＷ Ｓ Ｏと
共に出力する。 これがデータバスＤ０〜Ｄ、を介して各シフトレジスタ
ＳＦＲ，〜ＳＦＲ，の３３ビツト目にシフトインされる
。 このセグメント選択データは各２５６ビツトの画データ
毎に付加され、その結果、後述するようにシフトレジス
タＳＦＲ，−３ＦＲ，内のデータが更新される毎に、シ
フトレジスタＳＦＲ，〜ＳＦＲ。 のＯ１出力を順番に１にしていく。 μｍＣ０Ｍから所定のデータが出力され、これが画情報
出力部ｍのシフトレジスタＳＦＲ，−３Ｆ Ｒａに記憶
されると、統いてμｍＣ０Ｍからはリードストローブｒ
ｓ、が出力され、これが画情報出力部■のモノマルチＭ
に入力する。 この結果、モノマルチＭからは所定時間τだけパワーイ
ネーブルが発生し、ゲートＮ Ａ Ｎ Ｄ ＋ 〜ＮＡ
ＮＤＩに入力する。一方、このときゲートＮＡＮＤ、〜
ＮＡＮＤ、にはシフトレジスタＳＦＲ〜５ＦＲａの出力
端子Ｏ３〜Ｏ，から信号線Ｇ１〜Ｇ、を介してセグメン
ト選択データｓｓｄが入力しているので、所定のゲート
、例えばｌラインの最初のセグメントを記録する場合に
はゲートＮＡＮＤ、の出力が「０」となり、トランジス
タＴｒがオンして受信画記録部■のサーマルエレメント
ＳＥの信号線ＥＧ、 を電源に接続する。 受信画記録部■（第６図（ａ）、（ｂ）参照）受信画記
録部■は第６図（ａ）に示すように感熱記録紙の副走査
送りを行なうパルスモータＰ Ｍ、パルスモータＰＭに
より駆動され、記録紙を搬送する搬送ローラＲ１押えロ
ーラＲＯ、サーマルエレメントＳＥ、記録紙ロールＰＲ
１記録紙検出器ＳＰから構成されている。 サーマルエレメントＳＥは、第６図（ｂ）に示すように
、Ｂ４サイズの記録紙に記録するため、■ライン分２０
４８ビットの発熱抵抗素子Ｒｌ”” Ｒ！。、８が配列
されて構成されている。各素子は２５６ビツトづつ８つ
のセグメント分割され、各セグメントの各素子の一端は
共通に各セグメント選択信号ＥＧ、−ＥＧ、に接続され
ている。また、各素子の他端側は各セグメントにおける
配列順に共通のサーマルエレメント入力線Ｂ１＝Ｂｚｓ
ｇに接続されている。尚、各素子に接続されている、ダ
イオードＤは電流の回り込みを防止するために設けられ
ているものである。 次にその動作を説明する。 萌述したように、μｍＣ０Ｍから出力された最初の１セ
グメントが２５６ビツトの画データとセグメント選択デ
ータが第５図（ａ）の受信画出力部■に入力し、更にラ
イトストローブＷ Ｓ 、が入力すると、受信画出力部
ｍから、セグメント選択信号線’Ｅ Ｇ 、を介して電
源電圧が、また信号線８１〜Ｂ１６４ を介して、画信
号がサーマルエレメントＳＥの各発熱抵抗素子Ｒ，〜Ｒ
ｏ６に印加する。この結果、感熱記録紙上には、最初の
セグメントの画信号が記録されるにの記録時間は前述し
たようにモノマルチＭの出力持続時間τにより決定され
る。 ｌセグメント分の記録が終ると、μｍＣ０Ｍからは次の
セグメントの画データ及びセグメント選択データが出力
され、これが受信画出力部■に入力する。更にライトス
トローブＷＳ、が入力すると、上述同様にして今度は発
熱抵抗素子Ｒ７，７〜Ｒ５１，が駆動され、２番目のセ
グメントの画信号が記録される。 このような動作を８回繰り返すことにより、ｌライン分
２０４８ビットの画信号が記録紙上に記録される。 この間、μｍＣ０Ｍからは制御信号出力部Ｍに後述する
パルスモータ駆動データが出力され、それに基づいて、
パルスモータＰＭが回転し、記録の副走査が行なわれる
。 また、μｍＣ０Ｍは定期的に検出器ＳＰの状態をチエツ
クし、もし記録紙がなくなった場合にはしかるべき処置
を取る。 先にも述べた通り、本実施例におけるμｍＣ０Ｍはマイ
クロプロセッシングユニット部Ｖ、タイミング信号発生
部■、制御プログラム記憶部■、情報記憶部■から構成
されている。以下、これらの構成を順に説明していく。 マイクロプロセッシングユニット部Ｖ（第７図参照） マイクロプロセッシングユニット部■（以下、単にＣＰ
ｔＪと略記する）は、第７図に示すように、本実施例
ではインテル社の８０８５ＣＰ Ｕを用いて構成してい
る。 この８０８５ＣＰ Ｕには、アドレス及びデータを出力
するための１６個の端子があり、その１６個の端子上に
、第１のタイミングでは上位８ビツト、下位８ビツト計
１６ビツトのアドレス信号ａ０〜ａ４が、また第２のタ
イミングでは上位８ビツトのアドレス信号ａ、〜ａｓｓ
及び８ビツトのデータ信号ｄ０〜ｄ、が出力されるよう
に構成されている。従って、第２のタイミングで８ビツ
トのデータ信号ｄＯ〜ｄ、が出力されたとき、上位、下
位１６ビツトのアドレス信号ａ０〜ａ、を出力するため
、第１のタイミングで出力された下位８ビツトのアドレ
ス信号ａ０〜ａ、をラッチしておく必要がある。このた
め、ラッチ回路ＲＣＨＩ を設け、下位８ビツトのア
ドレス信号８０〜ａ７およびタイミング的にずれて８ビ
ツトのデータ信号ｄ０〜ｄ７が出力される８０８５ＣＰ
Ｕ８個の出力端子を、そのラッチ回路ＲＣＨ１に接続し
ている。 即ち、８０８５ＣＰＵからは、第１のタイミングでアド
レス信号ａＯ〜ａ、が出力されるとき、それと同期して
ａｌｅ信号も出力される。従って、そのａｌｅ信号をラ
ッチストローブとして、ラッチ回路ＲＣＨ，に入力する
ことにより、上記下位８ビツトのアドレス信号ａ０〜ａ
、のラッチを行なう。 ところで、８０８５ＣＰ Ｕに信号を入出力するための
端子の数は極く限られている。しかし、ファクシミリ装
置の構成を簡単にし、しかも装置を都合良く作動させる
ためには、もっと多くの信号線をＣＰＵとメモリ、入出
力装置間に設け、より多くの信号を入出力する必要があ
る。 このため、本実施例ではデコーダＤＣＤ、〜ＤＣＤ ｉ
を設け、その信号線の数を増している。 即ち、デコーダＤＣＤ、には、上位のアドレスの１４ビ
ツト目から１６ビツト目 （ａｓｓ〜ａ Ｉｓ）の３ビ
ツトを入力することにより８本、デコーダＤＣＤ、には
、下位のアドレスの５ビツト目から８ビツト目（ａ４〜
ａ、）の４ビツトを入力することにより１６本、デコー
ダＤＣＤ、には下位のアドレスの２ビツト目から４ビツ
ト目（ａｔ〜ａＪ）の３ビツトを入力することにより８
本漬号線を増している。しかし、本実施例の場合、それ
らの信号線を全部使用する必要もないので、デコーダＤ
ＣＤでほぞのうちの２本、デコーダＤＣＤ、ではそのう
ちの６本のみを使用している。 ８０８５ＣＰ Ｕからは、アドレス信号、データ信号等
をＣＰｔＪ内に取り込む入力モードのときｗｒ倍信号、
また出力モードのときｒｄ倍信号出力されるので、これ
らの信号をゲートＧを介してデコーダＤＣＤ、およびデ
コーダＤＣＤ、に入力するように構成している。また、
８０８５ＣＰ Ｕからはデータバス上にメモリデータを
出力するか、入出力装置のデータを出力するかを弁別す
るｉｏ／ｍ信号も出力されるので、この信号もデコーダ
ＤＣＤ、（のＮＯＴ端子）およびＤＣＤ、に入力してい
る。 この結果、データバス上にメモリデータを出力する際に
は、デコーダＤＣＤ、が選択されて、そのときそこに入
力するアドレス信号ａｌｌｌ〜ａ１．に応じたメモリセ
レクト信号線ＭＳ、あるいはＭＳ。 のいずれかに信号ｍ Ｓ ａあるいはｍｓｏが出力され
る。また、データバス上に入出力装置のデータを出力す
る際には、デコーダＤＣＤ、が選択されて、そのときそ
こに入力するアドレス信号８４〜ａ７に応じた■○セレ
クト線ＩＯ３，〜ＩＯ３，およびｌ０８７のいずれかに
信号１０ｓｏ〜１０Ｓ４あるいは１０ｓ、が出力される
。このうち、■○セレク［ＩＩ○Ｓ、に信号１０ｓ４が
出力されたときは、更にデコーダＤＣＤ、が選択され、
そのとき、そこに入力するアドレス信号ａ、〜ａ、に応
じて信号線Ｒ８，−ＲＳ、および信号線ＷＳＯ〜ｗｓ、
のいずれかにリードストローブ信号ｒｓｏ〜ｒｓ、ある
いはライトストローブ信号Ｗ Ｓ ｏ〜Ｗ Ｓ 、が出
力される。 また、８０８５ＣＰ Ｕには、信号線ＩＮＴが接続され
、後述する各割込信号ｉｎｔ、〜１ｎｔ＝を受は付ける
ようになっている。 本実施例のＣ：ＰＵＶは以上のように構成されており、
従って、そこには８本の上位アドレスバスＡ、〜Ａ ＋
＆、データバスＤ０〜Ｄ２、ライトストローブ信号線
ＷＳ、８本の下位アドレスバスＡ、〜Ａ１．２本のメモ
リセレクト信号線ＭＳ、、ＭＳｏ、５本のＩＯセレクト
信号線ＩＯ５？、ｌ０３Ｏ〜工Ｏ８ｓ、３本のリードス
トローブ信号線ＲＳ ｏ〜Ｒ８，，５本のライトストロ
ーブ信号線ＷＳ０〜ＷＳ４および割込要求信号線ＩＮＴ
が接続されている。 勿論これはあくまでも本発明の一実施例に過ぎず、使用
するマイクロプロセッサが興なれば、その回路構成も自
ずと興なって来ることは言う迄もない。 上記各信号線のうち、例えばリードストローブ信号線Ｒ
３６は既に説明した第４図（ａ）の画情報入力部■に、
ライトストローブ信号線Ｗ Ｓ ｏ、ＷＳ２は第５図（
ａ）の画情報出力部正に接続されており、また、その他
のバス、信号線も以下に説明する各部に接続される。 タイミング信号発生部■（第８図参照）タイミング信号
発生部は、第８図に示すように。 水晶振動子ＱＣＯを有する水晶発振回路と、そこから得
られるクロックを分周して出力する分周回路ＤＩＶとか
ら構成され、前述した第４（５ｆｆｌ（ａ）の画情報入
力部■に入力するクロックｃｌｋ、行同期信号ｓｓ、後
述するタイミング信号Ｓ、〜Ｓ４等を発生する。 制御プログラム記憶部■（第９図参照）制御プログラム
記憶部は前述した動作及び後述する動作を行なわせるた
めの動作手順および後述するコード変換テーブルが記憶
されている部分で、第９図に示すように、４にバイトの
リードオンリメモリ（以下、単にＲＯＭと略記する）２
個ＲＯＭ、、ＲＯＭ、を用いて構成される。 このＲＯＭ、、ＲＯＭ、には、１３本のアドレスバスＡ
。−Ａｌ１、メモリセレクト信号線ＭＳ０およびデータ
バスＤ０〜Ｄ７が接続されている。 従って、前述したように、ＣＰＵから信号線ＭＳ０上に
メモリセレクト信号ｍｓｏが出力されたとき、データバ
スＤ０〜Ｄ７にメモリデータの出力が可能となり、ＣＰ
Ｕから出力されるアドレスバスＡ １２上のアドレス信
号ａｌｌによってＲＯＭ、 あるいはＲＯＭ、が選択さ
れ、且つ、アドレスバスＡ０〜Ａ１．上のアドレス信号
１２ビ１ソトａ。〜ａｌｌによって所定のアドレス内の
メモリデータ８ビツトｄ。〜ｄ７がデータバスＤ。−Ｄ
７上に出力される。 情報記憶部■（第１Ｏ図参照） 情報記憶部はＣＰＵが所定のプログラムを実行する際、
実行中に必要となるデータを一時記憶する部分で、ＩＫ
Ｘ４ビットのランダムアクセスメモリ（以下、単にＲＡ
Ｍと略記する）２個ＲＡＭＲＡＭ、を用いて構成される
。 このＲＡＭ、、ＲＡＭ、には１０本のアドレスバスＡ０
〜Ａ、、メモリセレクト信号線ＭＳ、、ライトストロー
ブ信号線ＷＳおよびデータバスＤ０〜Ｄ。 が接続されている。更にデータバスは４本づつ分割され
てデータバスＤ０〜Ｄ、はＲＡＭ、に、データバスＤ４
〜Ｄ、はＲＡＭ、に接続されている。 従って、ＣＰＵから出力される信号線ＭＳｏ上のメモリ
セレクト信号ｍｓ、によってＲＡＭ、あるいはＲＡＭ、
が選択され、ＣＰＵから出力される信号線ＷＳ上のライ
トストローブ信号ＷＳに応じて書き込みあるいは読み出
し状態にされ、且つ、バスＡ、−Ａｓ上のアドレス信号
１０ビツトａ。〜ａ。 によって、ＲＡＭ、およびＲＡ Ｍ ｚ内の所定のアド
レスが選択され、そこにバスＤ。〜Ｄ７上のデータｄ０
〜ｄ７が４ビツトづつ分割されて入力、あるいは、そこ
から４ビツトづつデータバスＤ。〜Ｄ、に出力される。 送受信情報入出力部■（第１１図（ａ）〜（Ｃ）参照）
送受信情報入出力部は、送信時μｍＣ０Ｍから出力され
る８ビツト毎の符号化パラレルデータ、あるいはプロト
コル時μ−〇〇Ｍから出力される８ビツト毎のパラレル
データを相手装置に送出するため、μｍＣ０Ｍから出力
される８ビツト毎のパラレルデータをシリアルにモデム
に出力する一方、受信時、相手装置から送られてくるシ
リアルデータをμｍＣ０Ｍに入力するため、８ビツト毎
のパラレルデータに変換して出力する部分で、ラッチ回
路ＲＣＨ，〜ＲＣＨ，、シフトレジスタＳＲ２，８進カ
ウンタＣＴ、、フリップフロップＦＦ、ゲート回路ＧＴ
、〜ＧＴ、から構成されている。 ラッチ回路ＲＣＨ，には、８本のデータバスＤ。 〜Ｄ７およびライトストローブ信号線ｗｓ１力得統され
ており、ＣＰＵがら信号線ｗｓｌ上にラドストローブ信
号ｗｓが出方されたとき、デーバスＤ０〜Ｄ７上のデー
タｄ。〜ｄ７をラッチし、フトレジスタＳＲ，の８個の
入力端子Ｐ０〜Ｐ ？ ！、：出力する。 シフトレジスタＳＲ，には、モデムがら出力れる受信デ
ータｒｘｄを受は入れるための信号ＩＲＸＤモデムがら
出力される転送りロックｃ１ｍを受は入れるための信号
線ＣＬＫＭおよびゲ・トＧＴ３から出力されるパラレル
ロード信号ｐを入力する信号線が接続されている。また
、そ６パラレルデータ出力端子Ｑ７がらはモデムに、云
信データｔｘｄを出力するための信号線ＴＸＤ力接続さ
れており、送信時パラレルロード信号ｐｌが入力された
とき、転送りロックＣ１ｋｍの立ち上がりでラッチ回路
ＲＣＨ，のデータｄ０〜ｄ７をシフトレジスタＳＲ，内
に取り込むと同時に、転送グロックに同期してＱ、端子
からモデムに、シリアルにそのデータを出力する。 ラッチ回路ＲＣＨ，は、トライステート出力付きラッチ
回路で構成されており、そこにはリードストローブ信号
ＪＩＲ８，，データバスＤ６〜Ｄ、およびゲートＧ Ｔ
２から出力されるラッチストローブｒｃを入力する信
号線が接続されており、受信時、ラッチストローブｒｃ
が入力したとき、その立ち上がりでシフトレジスタＳ
Ｒｚに入力した８ビツトのデータｄ０〜ｄ７をラッチ回
路ＲＣＨ３に取り込み、リードストローブｒｅ、が入力
したとき、そのデータｄ０〜ｄ７をデータバスＤ０〜Ｄ
７上に出力する。 ラッチ回路ＲＣＨ，はライトストローブＷＳ、の入力に
応じて、そのときＣＰＵからデータバスＤｏ、Ｄｌ上に
出力される信号ｄ０、ｄ、をセットし、夫々ゲートＧＴ
、、ＧＴ、に出力する。 カウンタＣＴ １ は転送グロックｃｌｋｍを８個計数
する毎にキャリＣをゲートＧＴ、、ＧＴｓおよびフリッ
プフロップＦＦに出力する。フリップフロップＦＦはカ
ウンタＣＴ、がキャリＣを発生したとき、次の転送りロ
ックｃｌｋｍの立ち上がりでセットされ、後述する割込
要求信号ｉｎｎ、あるいはｉｎｔｇを発生するためｒ信
号を発生する。 ゲートＧＴ、はラッチ回路ＲＣＨ４が割込許可信号１を
発生しているとき、信号ｒの発生に基づき割込要求信号
ｉｎｔ、ｅあるいはｉ ｎ ｔ、をＣＰＵに出力する。 ＣＰＵには１本の信号線ＩＮ丁を介して他の入出力装置
からも割込要求信号が入力するので、それらの割込要因
と区別するためにゲートＧ Ｔ ｇが設けられている。 即ち、ＣＰＵは周期的にリードストローブｒｃ１ を発
生し、信号ｒをデータバスＤ０からＣＰｔＪに取り込む
ことにより、そのとき発生する割込要求が、送受信情報
入出力部■からの割込要求であることを弁別している。 従って５各割込要求に対して各信号線を用意した場合に
はこのゲートＧＴ、は不要となる。 次に、その動作を送信モードおよび受信モードの場合に
ついて夫々第１１図（ｂ）および第１１図（Ｃ）のタイ
ミングチャートを参照して説明する。 ［送信モード） 送信時、第１１図（ｂ）に示すように、ｃｐｕがらデー
タバスＤ。、Ｄ１上に出力される信号ｄ９、ｄがライト
ストローブＷ Ｓ 、により、ラッチ回路ＲＣＨ，にラ
ッチされる。この結果、ラッチ回路ＲＣＨ，からは送信
モード信号ｔ、 ｘ ／ ｒ ｘ ＝論ＨＪＩ ｒｌ」
および割込許可信号１＝論理ｒｌＪが出力される。 カウンタＣＴ、は転送りロックｃｌｋｍを８個計数し、
その値が７になったとき、キャリＣを発生する。 このキャリＣの発生により、フリップフロップＦＦは次
の転送りロックｃｌｋｍの立ち上がりでセットされ、信
号ｒをアンドゲートＧＴ、に出力する。従って、ゲート
ＧＴ、がらｃＰＵには割込要求信号ｉ ｎ ｔｅが出力
される。またこのキャリＣは、ゲートＧＴ、がらパラレ
ルロード信号ｐｌとしてシフトレジスタＳＲ，に入力す
る。 シフトレジスタＳＲ，はパラレルロード信号ｐ１の入力
により、次の転送りロックｃｌｋｍの立ち上がりでラッ
チ回路ＲＣＨ，のデータｄ０〜ｄを取り込む。このデー
タｄ。−ｄ７は転送りロックｃｌｋｍにより、シフトさ
れ５Ｑ、端子からシリアルに１ビツトづつモデムに出力
される。 ＣＰＵはゲートＧＴ、から出力される割込要求信号ｉｎ
ｔゆを受は付けると、次の８ビツトのデータｄ、〜ｄｔ
をデータバスＤ。〜Ｄ、上に出力すると共に信号線ＷＳ
ｔ上にライトストローブＷＳ、を出力する。 この結果、ラッチ回路ＲＣＨ，はライトストローブＷ
Ｓ 、の立ち上がりでデータｄ０〜ｄ７をラッチする。 これと同時に、フリップフロップＦＦはリセットされる
。 転送りロックｃｌｋｍがＳ＊大入力たとき、シフトレジ
スタＳＲ，内のデータｄ。−ｄ、は、全てのモデムに出
力されると共に、再びカウンタＣＴ、からのキャリＣに
よりパラレルロード信号ｐ１が発生し、ラッチ回路ＲＣ
Ｈ，のデータをシフトレジスタＳＲ２に取り込むと同時
に、前述同様１ビツトづつモデムに出力する。 このようにして送受信情報入出力部■は、ＣＰＵから出
力される８ビツト毎のパラレルデータをシリアルデータ
に変換して連続的にモデムに出力する。 ところで、ＣＰＵは割込要求信号１ｎｔ６を受は入れて
から、カウンタＣＴ、が次のキャリＣを出力する迄に、
データバスＤ０〜Ｄ、上に８ビツトのデータおよびライ
トストローブＷＳＩ を出力すれば良い訳であるが、
もし、ＣＰＬＩの処理速度が非常に速く、割込要求信号
ｉｎｔゎを受は入れてから転送りロックｃｌｋｍｌビッ
ト以内にデータｄ ｏ ”” ｄ ？、およびライ［・
ストローブＷＳ、 を出力することができれば、ラッ
チ回路ＲＣＨ，を省略することができる。従って、この
例は転送りロックｃｌｋｍが極めて速い場合あるいはＣ
ＰＵの処理速度が非常に遅い場合に有効である。 〔受信モード］ 受信時には、第１．１図（ｃ）に示すように、ＣＰＵか
ら出力される信号ｄ。、ｄ およびライトストローブｗ
ｓ２により、ラッチ回路ＲＣＨ，は受信モード信号ｔｘ
／ｒｍ＝論理ｒＱＪおよび割込許可信号１＝論理「１」
を出力する。 カウンタＣＴ、は前述同様転送グロックｃｌｋｍを８個
計数し、計数値が７になったときキャリＣを出力する。 このキャリＣはゲートＧＴ、およびフリップフロップＦ
Ｆに入力する。 従って、ゲートＧＴ、からは、図示のタイミングで、ラ
ッチストローブｒｃが発生し、その立上りで、そのとき
シフトレジスタＳＲ，にシフトインされたデータをラッ
チ回路ＲＣＨ，にラッチする゛。 シフトレジスタＳＲ１には転送グロックｃｌｋｍに同期
して常時モデムからデータが連続的に１ビツトづつ入力
している。 従って、シフトレジスタＳＲ，内のデータがラッチ回路
ＲＣ：Ｈ，にラッチされた後、シフトレジスタＳＲ，に
は転送りロックｃｌｋｍに同期して次のデータｄ。−ｄ
７が順次シフトインされる。 シフトレジスタＳＲ，にデータｄｔがシフトインされ、
その出力端子Ｑ０〜Ｑ、にデータｄ。〜ｄ７が現われる
タイミングで、カウンタＣＴ、からキャリＣが出力する
。これによりゲートＧＴ、はラッチストローブｒｃを発
生し、そのデータｄ０〜ｄ７をラッチ回路ＲＣＨ、にラ
ッチする。また、このときフリップフロップＦＦがセッ
トされ、割込要求信号１ｎｔｔをＣＰｔＪに出力する。 ＣＰＵはこの割込要求信号１０し、を受けて、再びリー
ドストローブｒｓ、 を出力し、ラッチ回路ＲＣＨ，
から出力されるデータｄ。−ｄ７を取り込む。 このようにして、送受信情報入出力部■では、モデムか
ら出力されるシリアルデータを８ビツトのパラレルデー
タに変換してＣＰＵに出力する。 このとき発生するリードストローブｒｓ、 も送信モ
ードにおけるライトストローブＷＳＩ と同様、次のラ
ッチストローブｒｅが発生するまでの期間内であればど
こで発生しても良い。また、もしＣＰＵの処理速度が速
く、割込要求信号ｉｎｔ、を受は付けてから転送りロッ
ク１ビツト内にリードストローブｒｓ、 を出力するこ
とができれば、うッチ回路ＲＣＨ，は不要となる。従っ
て、この例は転送グロックが極めて速い場合あるいはＣ
ＰＵの処理速度が非常に遅い場合に有効であると言える
。 制御信号入力部Ｘ（第１２図参照） 制御信号入力部は、原稿読取部■、受信画記録部■、モ
デムＭＤＭ、網制御部ＮＣＵ、操作表示部ＴＯＰ等の入
出力装置から出力される検出信号あるいは状態信号等の
信号をＣＰＴＪに取り込む部分で、マルチプレクサＭＬ
Ｐで構成されており、ＣＰＵとはデータバスＤ。、Ｄい
アドレスバスＡ。、Ａ、、信号線１０Ｓ、を介して接続
されている。 ＣＰＵからは定期的に入出力セレクト信号ｉ。 Ｓ、およびアドレス信号ａ０、ａｌが出力され、それら
の信号に基づいて選択されるマルチプレクサＭＬＰの端
子に入力している信号をデータバスＤ。あるいはＤ１上
に出力する。 ＊Ｊ＊信号出力部Ｘ（第１３図参照） 制御信号出力部は、原稿読取部Ｉあるいは受信画記録部
■の副走査用パルスモータに相励磁信号を出力するため
のラッチ回路ＲＣＨ，、ＲＣＨ，と、原稿読取部■、受
信画記録部■、モデムＭＤＭ、網制御部ＮＣＵ、操作表
示部ＴＯＰ等の入出力装置に操作信号あるいは表示信号
等を出力するためのアドレサブルラッチ回路ＡＲＣＨと
から構成されており、ＣＰＵとはアドレスバスＡ０〜Ａ
４、Ａ５、信号線Ｗ Ｓ ｚ、ＷＳ、、ｌ０３ｏを介し
て接続されている。 ＣＰＵからライトストローブｗ ｓ ３ が出力された
とき、ラッチ回路ＲＣＨ，はアドレスバス上の信号ａＯ
・ ａ２・ａ４、ａ６をラッチし、その信号を原稿読取
部■に出力して後述するようにパルスモータの相励磁を
行う。また、ＣＰＵからライトストローブｗ ｓ 、が
出力されたときは、ラッチ回路６がそのときアドレスバ
ス上に出力されている信号ａ。、ａｉ、ａ□、ａ６をラ
ッチし、受信画記録部■のパルスモータの相励磁を行う
。 ＣＰＵから入出力セレクト信号１０ｓｏが出力されたと
き、アドレサブルラッチ回路ＡＲＣＨはアドレスバス上
０上の信号ａ０をラッチし、アドレスバス上の信号ａ
、 ”’−ａ ３に基づいて選択される出力端子から所
定の入出力装置にそのラッチ信号ａ。を出力する。 本実施例のファクシミリ装置は大略以上のように構成さ
れ、送信モードにおいては第１４図の包括動作コロ−で
示す処理が、また、受信モードにおいては第１５図の包
括動作フローで示す処理がＣＰＵにより実行される。 次に、その処理の詳細を送信モードおよび受信モードの
場合について以下説明する。 送信モード ＣＰＵが第１４図に示した処理を実行するためには、以
下に述べる仕事Ａ−Ｈの時間割振りを考慮する必要があ
る。このため、ＣＰＵは各割込要求に応じて各仕事Ａ−
Ｅを時分割で実行している。 即ち、送信時ＣＰＵには、前述した送受信情報入出力部
■から発生する割込要求信号１ｎｔｅの他にタイミング
信号発生部■から発生する同期信号Ｓ１による割込要求
信号ｉｎｔ、、同期信号Ｓ。 による割込要求信号ｉｎｔ、、同期信号Ｓ、による割込
要求信号１ｎｔａが信号線ＩＮＴを介して入力する。そ
の割込要求信号ｊｎｔ、〜ｉｎｔ、に応じて仕事Ａ−Ｄ
を行なうときの優先順位はＡ＞Ｂ＞Ｃ＞Ｄの順であり、
常時は仕事Ｅを実行している。 以下、ＣＰＵが行なう仕事Ａ−Ｈの概略を第１６図の画
データ処理経路図を参照して説明する。 〔仕事Ａ１ 割込要求信号ｉ ｎ ｔ、による割込要求がかかると、
ＣＰＵは仕事Ａを実行する。 その仕事内容は、情報記憶部■ＲＡＭの後述する画デー
タを記憶するラインバッファエリア（ＲＢＦエリア）■
あるいは■が空状態であることを表すメモリ空フラグＭ
ＥＦ Ｉあるいは■がワーキングエリア（ＷＫエリア）
にセットされていれば、そのフラグＭＥＦ Ｉあるいは
■をリセットすると共にデータ取込フラグＤＲＦＩある
いは■をセットする。また、メモリ空フラグＭＥＦ＋あ
るいは■がリセットされていれば、データ取込フラグＤ
ＲＦＩあるいは■をリセットすることである。 このデータ取込フラグＤＲＦ Ｉあるいは■は以下に述
べる仕事Ｂ、Ｄを行なう際に参照される。 〔仕事Ｂ］ 割込要求信号ｉｎｔゎによる割込要求がかかると、ＣＰ
Ｕは、上記データ取込フラグＤＲＦｉあるいは■がセッ
トされていた場合にのみ、その割込要求を受は付け、原
稿読取部Ｉの副走査用パルスモータを１ステツプ進める
仕事Ｂを実行する。 但し、副走査線密度によって、その仕事を行うタイミン
グが多少異なり、副走査線密度７．７本／―の場合は、
フラグＤＲＦがセットされているとき、割込要求信号ｉ
ｎｔ、の１つ置きに割込要求を受は付け、１ライン８ス
テツプの副走査を行なう。副走査線密度３．８５本／ｗ
ｔｔｒの場合は、フラグＤＲＦがセットされているとき
、信号１ｎｔｂの発生毎に割込要求を受は付け、１ライ
ン１６ステツプの副走査を行なう。 その仕事内容の詳細については後述する。 次に、仕事Ｃについて説明する前に、先に仕事りおよび
Ｅについて説明する。 〔仕事Ｄ〕 割込要求信号１ｎｔａによる割込要求がかかると、ＣＰ
Ｕは仕事りを実行する。 その仕事の内容は第１６図に示すように、データ取込フ
ラグＤＲＦ Ｉあるいは■がセットされている場合に、
原稿読取部Ｉ７−読み取られた画データを画情報入力部
■から８ビット単位でＣＰｔＪを経由して情報記憶部■
ＲＡＭのラインバッファエリア（ＲＢＦエリア）■ある
いは■に貯えることである。但し、以上は副走査線密度
７．７本／ｍの場合であって５副走査線密度３，８５本
／Ｉ！１１１の場合はＣＰＵは信号１ｎｔａ による割
込要求も受は付け、信号ｉｎｔ＜による割込みによって
１ライン分のデータを取り込み、約ラインとの論理処理
を行なってラインバッファエリア（ＲＢＦエリア）■あ
るいはＨに貯える。 データの取り込み終了後はメモリフルフラグＭＦＦＩあ
るいはＨをセットする。 〔仕事Ｅ〕 これは通常ＣＰＵが実行している仕事で、上記メモリフ
ルフラグＭＦＦ Ｉあるいは■がセットされていれば、
それをリセットし、第＋６ｃｌに示すように、ラインバ
ッファエリア（ＲＢＦエリア）から仕事りによって貯え
られたデータを８ビット単位で取り込み、コード化した
のち、情報記憶部■の後述するＦＩＦＯエリアに貯える
。ｌライン分のコード化処理が終了したときメモリ空フ
ラグＭＥＦＩあるいはＤをセットする。 ［仕事Ｃ１ 割込要求信号ｆｎｔｃによる割込要求がががると、ＣＰ
Ｕは仕事Ｃを実行する。 その仕事内容はＦＩＦＯエリアに貯えられたコード化デ
ータを８ビツトづつ順次送受信情報入出力部■に出力す
ることである。 第１７図は、副走査線密度３．８５本／ｍの場合におけ
る各仕事Ａ−Ｈのタイムチャートの一例を示したもので
、ＣＰＵがラインバッファエリア（ＲＢＦエリア）から
８ビツトづつデータを取り込み。 コード化を行なう仕事Ｅを実行している間に同期信号ｓ
１およびＳ、に基づく割込要求信号ｉｎｔ。 およびｉｎｔ、ががかると、先ずデータ取込フラグＤＲ
Ｆ＋あるいは■をセットあるいはリセットする仕事Ａを
実行し、そのあと原稿副走査用パルスモータを１ステツ
プ進める仕事Ｂを実行し、仕事Ａ、Ｂ完了完了後任事Ｅ
に戻る。その間、送受信情報入出力部■ではコード化デ
ータをシリアルにモデムに出力しており、約述したよう
に８ビツトのデータをモデムに出力する毎に割込要求信
号１ｎｔｃを発生する。 この割込要求信号ｉｎｔ、がＣＰＵに入力すると、ＣＰ
Ｕは仕事Ｅを中断してＦＩＦＯエリアのコード化８ビツ
トデータを送受信情報入出力部■にセットする仕事Ｃを
実行し、再び仕事Ｅに戻る。 同期信号Ｓ、に基づく割込要求信号ｉｎｔ、ががかると
、原稿読取部■で読み取った画データを８ビツトづつラ
インバッファエリア（ＲＢＦエリア）に貯える仕事りを
実行し、１ライン分の画データを全てラインバッファエ
リア（ＲＢＦエリア）に貯えるまで仕事Ｅを中断する。 勿論、この間もコード化データを送受信情報入出力部■
に出力する仕事Ｃは絶えまなく実行されており、従って
、モデムＭＤＭにはデータが途切れることなく出力され
る。 即ち、ＦＩＦＯエリア容量はコード化処理スピード、ス
キャナスピード、モデムレイトにより決まり、データを
モデムに途切れることなく送出するため最小伝送時間を
維持するに必要なビット数以上にとってあり１本実施例
の場合多少の余裕をもたせて２５６ビツトにしている。 仕事りがひとまず完了すると、ＣＰＵは再び仕事Ｅに戻
る６次に同期信号ｓｔに基づく割込要求信号１ΩＬ４が
かかると、原稿読取部Ｉで読み取った画データをライン
バッファエリア（ＲＢＦエリア）に貯える際、先に貯え
た画データも同時に取り出し、その論理和を取りライン
バッファエリア（ＲＢＦエリア）に貯えている仕事りを
行なう５次に１以上に説明した仕事の更に詳細な動作手
順を＠１８図以下に説明する。 第１８［ｉ！（ａ）は、原稿読取部Ｉの副走査用パルス
モータを１ステツプ進める仕事Ｂの動作手順を示したも
のである。 この仕事Ｂは前述した通り、ラインバッファエリア（Ｒ
ＢＦエリア）にデータの取り込みが可能になったとき、
一定周期で発生する同期信号Ｓ。 に基づいて行われる。 ＣＰＵが割込要求信号ｉ ｎ ｔｂを受は付けると、そ
れまで実行していた仕事りあるいはＥを中断し、それま
でにＣＰＵ内の各カウンタ、レジスタ等に入っていたデ
ータをＲＡＭのワーキングエリア（ＷＫエリア）に退避
させる。 次に、パルスモータ励磁パターンをワーキングエリア（
ＷＫエリア）からＣＰＵ内にもってきてセットする。 本実施例の場合、パルスモータの相励磁は１−２相励磁
方式を採用しており、前述第１３図の制御信号出力部Ｍ
で説明した通り、アドレス信号ａ。、ａｌ、ａ４、ａ、
をパルスモータの相励磁信号として用いている。 従って、システムスタート時にはパルスモータ相励磁パ
ターン、例えばｒｌ １１０００００Ｊをワーキングエ
リア（ＷＫエリア）にセットしておき、この仕事Ｂを実
行する毎にそのパターンをＣｐ ｌｌ内に取り込み、１
ビツト循環したのち、アドレスバスＡ６、Ａ１、Ａ４、
Ａ６を介して制御信号出力部刈に出力すると共にそのパ
ターンを再びワーキングエリア（ＷＫエリア）に戻す。 この結果、第１８図（ｂ）に示すように、仕事Ｂを実行
する毎に、パルスモータ相励磁パターンは１ビツトづつ
循環し、その出力ａ。、ａｌ、ａ４、ａｇはｆＩＳ１８
図（Ｃ）に示す如く変化し、パルスモータを１ステツプ
づつ駆動することができる。 この仕事Ｂを実行したあとは再び以的に行なっていた仕
事に戻る。 第１９図（ａ）は仕事りにおける原稿読取部■で読み取
った画データを画情報入力部■かも情報記憶部■のライ
〉バッファエリア（ＲＢＦエリア）に転送するためのフ
ローで、舵述した２ラインＯＲ処理を行なわない場合の
フローチャートである。 本実施例においては、Ｂ４サイズを対象としたので、１
ライン２０４８ビツトの画素データを取り扱う場合につ
いて説明しているが、１ラインのビット数はこれに限定
されるものではない。 ２０４８ビツトは８ビツト／バイトなので２５６バイト
で表現できる。 ラインバッファエリア（ＲＢＦエリア）としては、第１
０図で説明したＩＫ×４ビット２個、即ち１ＫＸ８ビツ
トのＲＡＭの１６３８４番地から１６８９６番地までを
使用する。即ち、これをヘキサデシマルコードで表現し
て、第１９図（ｂ）に示すように、ラインバッファ（以
下、単にＲＢＦと略記する）エリアＩは４００００００
番地ＯＦＦ番地、ＲＢＦエリアＵは４１００番地から４
１ＦＦ番地までを使用する。 また、ＦＩＦＯエリアとしては、ＲＡＭの４２００２０
０番地２ＦＦ番地、ワーキングエリア（以下、単にＷ
Ｋエリアと略記する）としては、ＲＡＭの４３００３０
０番地３ＦＦ番地までを割当てている。 ＷＫエリア内には各種フラグ、書込、続出時のアドレス
等がストアされ、以下のフローチャートを説明するに当
っては、その各種初期設定が既になされ、ＷＫエリアに
ストアされているものとする。 第１９図（ａ）のプログラムがＣＰＵにより実行される
と、ＣＰｔＪはＲＢＦエリア１あるいは■にデータの入
力が可能か否かＷＫエリア内にストアされているフラグ
を調べ、ＲＢＦエリアの１つが空になってデータ入力が
可能な場合には、ＷＫエリア内にストアされている、Ｒ
ＢＦエリアにデータを書込むべきアドレスをＣＰＵ内の
アドレスレジスタＡＤＨにセットする。 次に画情報入力部■より８ビツト毎のデータをＣＰＵか
らＲＢＦエリアのそのアドレスに転送し、アドレスレジ
スタＡＤＨに１を加える。この動作を１ラインにつき２
５６回行うと、１６ビツトのアドレスレジスタの下位８
ビツトが０になる。つまり、このときＲＢＦエリアには
１ライン分の画データが記憶されることになるので、そ
のＲＢＦエリアがフル（満杯）になったことを示すメモ
リフルフラグＭＦＦをＷＫエリアにセットする。 副走査線密度７．７本／鴫の場合は、以上のようにして
ｌライン分の画データを所定のＲＢＦエリア内に格納す
る。 副走査線密度３．８５本／ｓａの場合は第２０図（ａ）
、（Ｌ））のプログラムに基づいて２ライン分の画デー
タの論理和を取り１ライン分の画データとして所定のＲ
ＢＦエリアに格納する。 即ち、奇数ラインの画データの場合は第２０図（ａ）の
フローチャートで示すように、前述第１９図（ａ）の場
合と全く同様にして、１ライン分の画データを、例えば
ＲＢＦエリア■に格納する。 次に、偶数ラインの画データを８ビツトづつ取り込むと
きに、第２０１ｍ（ｂ）のフローチャートで示すように
、先にＲＢＦエリアＩに格納した奇数ラインの画データ
も８ビツトづつ取り出し、ＣＰＵ内で論理和を取り改め
てＲＢＦエリア■内に入力していくことにより、ＯＲ処
理した１ライン分の画データをＲＢＦエリアＩに格納す
る。 次に、このようにして、ＲＢＦエリア内に格納された画
データを取り出し、ランレングスコード化して、ＦＩＦ
Ｏエリアに貯える仕事Ｅのフローを第２１図乃至第２５
図を参照して説明する。 本実施例では、ランレングスコード化をモデファイトホ
フマン方式（Ｍｏｄｉｆｉｅｄ ）Ｉｕｆｆｍａｎ Ｃ
ｏｄｉｎｇ Ｍｅｔｈｏｄ）により行っている。勿論値
のコード化方式を採用しても良いことは言う迄もない。 モデファイトホフマン方式の場合には、そのコードはラ
ンレングスに応じてメイクアップコードとターミネーシ
ョンコードに分かれている。 即ち、ターミネーションコードは下記の表１に示すよう
にθ〜６３までのランレングスに応じたコードであり、
メイクアップコードは表２に示すよう比６４の整数倍の
ランレングスに応じたコードである。また、同期コード
ＥＯＬは表３に示すように１１個の「０」と最後にｒｌ
」が付加されたコードである。 （以 下 余 白） 表 表 表 ３ また、上記表からも分るように、各ランレングスコード
は更に［白Ｊを表現するＷＨＩＴＥコードと、「黒」を
表現するＢＬＡＣＫコードに分れている。 ところで、ターミネーションコードを作成するため０〜
６３までのランレングスをＴ、メイクアップコードを作
成するためのランレングスを６４×Ｍ（Ｍ＝０．１．２
．３・・・ ・・・）と表現すれば、全てのランレング
スＲＬは、ＲＬ＝６４ＸＭ＋Ｔで表現することができる
。 従って、１ライン分の画データから順次このＴ、Ｍを見
つけて取り出し、そのＴ、Ｍに基づし１てＲＯＭに記憶
されているテーブルから所定のコード化データを取り出
し、これをＦＩＦ○エリアに順次貯えて行くことにより
、１ライン毎のランレングスコード化を行なうことがで
きる。 ＲＯＭ内のテーブルは、１つのコード化データを取り出
すためのデータブロックが、３バイトで構成され、その
第１バイト目には、その４ビツト分を使用してコードレ
ングスが、その第２及び第３バイト目にはランレングス
コード化データが記憶されている。 即ち、前記表からも明らかなように、各コードレングス
は夫々異なるので、あるＴ、Ｍに応じてテーブルから所
定のランレングスコードを取り出すとき、第２、第３バ
イトのうちどこまでが有効データかを第１バイト目のコ
ードレングスにより識別して取り出すようにしている。 勿論、テーブルの構成法としてはこれに限定されるもの
ではなく、例えば、前記表からも明らかなようにコード
レングスが８ビツト以上のランレングスコードもその９
ビット目以上は「Ｏ」となっているから、１つのデータ
ブロックを２バイトで構成し第１バイト目にはコード化
データを、第２バイト目にはランレングスコードを入れ
ておくことにより、Ｔ、Ｍに応じて所定のランレングス
コードを取り出すようにすることもできる。 ところで、ライン毎のコード化を行なう際、同期コード
の後には必ずＷＨＩＴＥコードを出す約束になっている
。即ち、ラインの最初の参照カラーは「白」と決めであ
る。従って「黒」画素のコード化から始まる場合には、
ランレングスＯのＷＨＩＴＥコードを伝送する。 第２１図は、ＣＰＵが通常行っている仕事Ｅのうち、Ｒ
ＡＭのＲＢＦエリアから画データを取り出し、ランレン
グスを得るためのフローを示したものである。 先に述べた通り、この仕事Ｅも時分割で行なわれるので
、この仕事に入る時、ＣＰＵは、先ず。 ＲＢＦエリアから８ビツトの画データを取り出すべきア
ドレスをＷＫエリアからもってきて、ＣＰＵ内のアドレ
スレジスタＡＤＨにセットする。 続いて、トータルコードレングスカウンタＴＣＬＣに９
６の補数、ビットカウンタＢＴＣＩに８、Ｔカウンタに
６４の補数、ＭカウンタにＯをセットする。ＢＴＣＩは
ＲＢＦエリアから取り出した８ビツトの画データ内に変
化点が存在する場合、その変化点を見つけ出すため、ビ
ット処理を行うとき用いられる８進カウンタである６Ｔ
カウンタは、ターミネーションコードテーブルを引くと
きの０〜６３までのランレングス１′を得るための８ビ
ツト構成のカウンタで最初に６４の補数即ち２５６−６
４がセットされる。Ｍカウンタはメイクアップコードテ
ーブルを引く際の前述Ｍを引数するための８ビツト構成
のカウンタである。尚、トータルコードレングスカウン
タＴＣＬＣについては後述する。 次に、ＣＰｔＪのアキュームレータＡＣＣに取り込んだ
８ビツトの画データが全て「Ｏ」即ち「白」画素データ
であるか否かをプログラムステップｊＳＴＩで判断する
。 ステップＪＳＴＩにおける判断結果がＮＯであればビッ
ト処理に移る。即ち、アキュームレータＡＣＣに取り出
した８ビツト画データに「黒」画素情報が含まれていれ
ば、ＡＣＣにＡＣＣの内容を加えることにより８ビツト
画データを１ビツトシフトする。 その結果キャリが発生（、たか否か、即ち、「白」画素
データから［黒ｊ画素データに移る変化点をステ・・ノ
ブＪ Ｓ Ｔ ２で調べ、その判断結果がＹＥＳであれ
ば「白」のランレングス計数を終了して、後述する第２
２図に示す、テーブルから所定のコード化データを取り
出すためのフローに移行する。 例えば、１ラインの最初の「黒」画素データが存在する
場合はＴカウンタはＯのまま、ステップＪＳＴＩからス
テップ、、Ｊ Ｓ Ｔ ２を経て第２２図のコード化デ
ータを取り出すフローに移行する。 アキュームレータＡ、 ＣＣに取り出された８ビツト画
データ、即ち、１バイトのデータの最初がｒＱＪであれ
ば、Ｊ Ｓ Ｔ ２での判断結果はＮＯとなり、Ｔカウ
ンタに１を加える。即ち、１バイトデータの「白」のラ
ンレングスを計数する。 その結果、Ｔカウンタからキャリが発生したか否か、即
ち、Ｔカウンタに１ビツトを加えたとき合計加算数が６
４ビツトに達したか否かをステ・ツブＪＳＴ３で判断す
る。 このステップ、Ｉ Ｓ Ｔ ３はラインの最初の「白」
ランレングスを計数する場合には関係ないが、次に「黒
」のランレングスコード化処理を実行し、再び二のフロ
ーで「白」のランレングス計数を行う際、関係して来る
。 即ち、以下の説明から次第に明らかとなることであるが
、アキュームレータＡＣＣに取り込まれた８ビツト画デ
ータの途中に変化点がある場合、当然状のランレングス
計数はその残りの分の計数処理を先ず行ったのち、次の
１バイトをＲＢＦエリアからもって来て計数処理を行な
うようになる。 従って、Ｔカウンタには８ビツト以下の端数が入って来
るので、ビット処理を行っている最中、Ｔカウンタに１
を加えたとき、Ｔカウンタに入力した合計ビット数が６
４を超えキャリが発生する場合が生じる。 ステップＪ Ｓｒ３で、そのキャリが発生すれば、メイ
クアップコード作成のためのＭカウンタに１を加え、Ｔ
カウンタを初期値、即ち、２５６−６４にセットしたの
ち、ＢＴＣＩに１ビツト計数処理が終了したことを記憶
しておくため、ＢＴＣＩから１を引く。 １”カウンタに１を加えてもギヤ１ツカ（発生しな（ｊ
れば、直ちにビ・ソ］・カウンタＢＴＣ１カ〜らｌを弓
き、ＢＴＣ＋が「０」になったか苦力）をステップ、Ｉ
Ｓ Ｔ ４で判断する。 このステップＪ Ｓｒ１もステ・ツブＪＳＴ３の場合と
同様、８ビツト以下の端数処理を行なう場合に関係して
来る。 端数処理が糾らないうちは上記動作を繰ＩＪ返し、変化
点が存在すればコード化データを取＋）出すフローに移
行し、Ｔカウンタに合計６４ビ・ソト入れ（ｆ、Ｍカウ
ンタに１を加えＴカウンタ
ピュータを用いたファクシミリ装置に関する。 最近のマイクロコンピュータは集積回路技術の進歩によ
り、その発達はめざましく、小型な割に大きな記憶容量
を持ち、高度の演算処理の可能なものが非常に安価に得
られるようになった。 このため、マイクロコンピュータはあらゆる分野に浸透
し、ファクシミリ装置においても従来専用のハードウェ
アで構成されていた部分がマイクロコンピュータで置き
換えられるようになった。 しかし、マイクロコンピュータは、現在のところその演
算処理速度に限界があり、高速処理を行うハードウェア
部分には取って代ることの出来ない難点があった。 一方、ファクシミリ装置における符号化処理にはビット
毎の処理が必要となるため高い処理速度が要求される。 従って、これ迄開発されて来たマイクロコンピュータを
用いたファクシミリ装置においては、いずれも高速処理
が必要な部分は専用のハードウェアで構成し、マイクロ
コンピュータは専らそのハードウェアの補助的手段とし
て用いられているに過ぎず、マイクロコンピュータの持
つ機能を充分に活用する迄には至らなかった。 例えば、第１図の（ａ）、（ｂ）はマイクロコンピュー
タを用いた従来のファクシミリ装置のブロック構成図を
示したものであるが、データは専用のハードウェアで処
理するように構成し、そのときマイクロコンピュータμ
ｍＣ０Ｍ （以下、単にＨ−ＣＯＭと略記する）は各イ
ンタフェース回路１／Ｆを介してそれらのハードウェア
をシーケンス制御するために用いられているに過ぎなか
った。 従って、送信側と受信側で共通に使用できるものは共通
にしてファクシミリ装置を構成したとしても、シフトレ
ジスタあるいはランダムアクセスメモリ等のメモリ、カ
ウンタ、多数のゲート回路及びタイミング制御用のフリ
ップフロップ等から成るバッファ装置ＢｔＪＦが必要と
なる。 プロトコルを行う際、ＨＤＬＣのフォーマットを作成し
たり、受信時そのフォーマットのデータを解読したりす
るためのデイレ−回路、フラグ、誤りチエツクコードの
発生器及び検出器、多数のカウンタ、フリップフロップ
、シフトレジスタ、ゲート回路等から成る通信制御装置
ＣＣＵが必要となる。 送信時、ランレングスを計数するためのカウンタ、ラン
の切れ目を発見するための変化点検出用フリップフロッ
プ及び排他的論理和回路、ランレングスに応じた符号化
コードを選択するためのリードオンリメモリ、リードオ
ンリメモリからの出力を一時的貯え回路レートとの速度
調整を行うためのＦＩＦ○バッファメモリ、符号化コー
ドをＦＩＦＯバッファメモリに転送するためのカウンタ
、圧縮率が高い場合の最小伝送時間補正用のＦＩＬＬ（
補充）ビット発生用カウンタ及びそのとき必要なりロッ
クを制御するための多数のフリップフロップ及びゲート
回路から成るコーダ装置ＤＣＲ■が必要となる。 受信時、通信制御装置ＣＣＵから入力する受信画データ
の速度変換を行うためのＦＩＦＯバッファメモリ、受信
画データからＦＯＬ （同期）コード、ＦＩＩ、Ｌビッ
ト等を取り除くため、それらを検出する検出用回路符号
化コードを取り出すためのシフトレジスタやビットカウ
ンタ、その符号化コードに応じたランレングスバイナリ
数値を選択するためのリードオンリメモリ、そのランレ
ングスバイナリ数値に応じたビット数のランレングスを
次段バッファ装置に転送するためのランレングスカウン
タ、１９１２分のビット数を計数して誤り検出を行うた
めの累計カウンタ、そのとき必要なりロックを制御する
ための多数のフリップフロップ、ゲート回路から成るデ
コーダ装置ＤＣＲＩＩが必要となる。尚、第１図（ａ）
、（ｂ）において、ＳＣＮはスキャナ、ＭＤＭはモデム
、ＰＬはプロッタ、ＣＯはコピー、ＣＰＵ、ＲＯＭ、Ｒ
ＡＭはμ−ＣＯＭを構成するマイクロプロセッサ、リー
ドオンリメモリ、ランダムアクセスメモリ、ＢＵＳはパ
スラインである。 このように、従来のファクシミリ装置においては、シス
テムコントローラ等の極く限られた部分をμｍＣ０Ｍに
置き換えているに過ぎず、装置の大半はランダムロジッ
ク、ハードワイヤードに頼らざるを得なかったため、依
然、装置が大型且つ高価になる欠点があった。 本発明は上記の点に鑑みなされたものであって、ファク
シミリ装置におけるスキャナ、プロッタ、モデム等必要
最小限のハードウェアのみ残し、その他のハードウェア
は一切μｍＣ０Ｍで置き換えることにより、小型且つ安
価なファクシミリ装置を提供することを目的とする。 この目的を達成するために本発明は、送信画情報の符号
化処理および／あるいは受信画データの復号化処理もμ
ｍＣ０Ｍで行ない得るようにファクシミリ装置を構成し
たことを特徴とする。 以下、本発明の実施例について説明するが、その前に、
本実施例における特徴点を列挙しておく。 即ち、その特徴点は下記の通りである。 （１）読取装置による画情報の読取後、ランレングスの
計数から符号化、データの伝送フォーマット形成に至る
までをμｍＣ０Ｍで行なうようにした点。 （２）受信データをバスを介してμｍＣ０Ｍに転送し、
その後の受信データの復号から画データへの変換、記録
装置へのデータの転送に至るまでをμｍＣ０Ｍで行なう
ようにした点。 （３）読取装置における原稿照明用光源の点滅、原稿走
査機構の駆動停止、モデムおよび／または網制御装置の
起動、停止をμｍＣ０Ｍで行なうようにした点。 （４）相手装置とのハンドシェークのためのプロトコル
、自己装置のモード設定をμｍＣ０Ｍで行なうようにし
た点。 （５）相手装置への自己装置の具備する機能の通知およ
び／または相手装置のモード設定をμｍＣ０Ｍで行なう
ようにした点。 （６）受信した画データの誤り検出、誤りを発生したラ
インの画情報の処置をμｍＣ０Ｍで行なうようにした点
。 （７）記録装置における記録紙の搬送装置の駆動、停止
、記録タイミングの制御をμｍＣ０Ｍで行なうようにし
た点。 （８）操作部における表示ランプの点滅、操作信号の受
入れをμｍＣ０Ｍで行なうようにした点。 （９）μｍＣ０Ｍで以上の動作を行う際の使用時間をう
まく割り振ることにより１台のμｍＣ０Ｍで゛も上記全
ての動作を行えるようにした点。 （１０）読取装置からのデータ転送に際して、イメージ
センサの画像積分時間よりも短時間にデータ転送を終了
するようにし、μｍＣ０Ｍの最高速度に追従できるよう
にした点。 （１１）画信号の前処理を複数ビット同時に行なうよう
にした点。 （１２）画信号の符号化を短時間で行うため、複数ビッ
トの一括変化点検出を先ず始めに行なうようにした点。 （１３）続いて上記変化点が検出されたとき、１ビツト
づつの検出に切り換えるようにした点。 （１４）操作時、操作スイッチのチャタリングを防止し
て操作信号を確実にμｍＣ０Ｍに取り込むようにした点
である。 尚、本実施例における、インターフェース、マイクロプ
ロセッシングユニット、リードオンリメモリ、ランダム
アクセスメモリとしては、インテル社の８２１２．８０
８５．８３１６．８１０１Ａ４等を用いて構成している
が無論これに限定する必要のないことは言う迄もない。 以下、本発明の実施例を第２図以下の図面を参照して詳
細に説明する。 第２図は本発明によるファクシミリ装置全体のシステム
ブロック構成図を示したもので、■は送信時原稿を読み
取り画信号を出力する原稿読取部、■はその画信号をμ
ｍＣ０Ｍで符号化処理するとき、高速化処理を可能にす
るため、原稿読取部１から出力されたシリアルデータを
８ビツト毎のパラレルデータに変換してμｍＣ０Ｍに入
力する画情報入力部である。■は受信時μｍＣ０Ｍで復
号化された画信号を受信画記録部へ出力する受信画出力
部、■は原稿のコピーを得る受信画記録部である。 μｍＣ０Ｍはマイクロプロセッシングユニット部■、タ
イミング信号発生部■、制御プログラム記憶部■、情報
記憶部■から成り、画信号の符号化、復号化、各部の制
御等後述する仕事を行う。 ■は送信時μｍＣ０Ｍで符号化された８ビツト毎のパラ
レルデータをシリアル変換してモデムＭＤＭに出力する
一方、受信時モデムＭＤＭから入力する符号化されたシ
リアルデータを８ビツト毎のパラレルデータに変換して
μｍＣ０Ｍに入力する送受信情報入出力部である。この
送受信情報入出力部■は画データの入出力の他プロトコ
ル等を行なう際、必要なデータの入出力を行なうことは
勿論である。 Ｘおよび刀は制御信号入力部および出力部であり、原稿
読取部■、受信画記録部■、モデムＭＤＭ、網制御部Ｎ
ＣＵ、操作表示部１０Ｐからの信号をμｍＣ０Ｍに入力
する一方、μｍＣ０Ｍから所定の制御信号を各部に出力
する部分である。 本実施例のファクシミリ装置は概略化上のように構成さ
れているものであるが、次に、上述各部の具体的構成お
よび作用を第３図以下の図面を参照して順次説明してい
く。尚、モデムＭＤＭ、網制御部ＮＣＵ、操作表示部Ｉ
ＯＰは従来公知のものを用いれば良く、また、本発明に
直接関係がないので、その説明は省略する。また、以下
の説明においては、原則として、バス、信号線は大文字
で、また、そこに現れる信号は小文字で表わす。 原稿読取部Ｉ （第３図参照） 第３図の１点鎖線部分が原稿読取部■で、ＰＭはｊ稿の
副走査送りを行なうためのパルスモータ、Ｒはそのパル
スモータＰＭにより駆動される原稿搬送ローラ、Ｌｌは
原稿検出用光源、Ｌ、は原稿照明用光源、ＳＬ、、ＳＬ
、は原稿検出器である。 オペレータが、手動或は原稿給紙装置により、原稿を矢
印方向から原稿受付口に挿入すると、原稿検出器ＳＬ、
が作動する。 μｍＣ０Ｍは定期的に検出器ＳＬ、の状態を監視してい
るので検出器ＳＬ、が作動すると、後述する制御信号出
力部℃を介して、点灯指令を原稿照明用光源駆動袋５ｆ
ＯＬ Ｄに出力して光源り、を点灯すると共に、パル
スモータ駆動回路ＰＭＤに駆動信号を出力してパルスモ
ータＰＭを回転させる。 パルスモータＰＭが回転すると、搬送ローラＲが回り出
し、原稿を矢印方向に搬送する。 原稿先端が検出器ＳＬ、位置に達すると検出器ＳＬ、は
、後述する制御信号入力部Ｘを介して、それをμｍＣ０
Ｍに知らせる。 μｍＣ０Ｍは、そこでパルスモータＰＭを一旦停止させ
たのち、以後読み取り走査時における副走査送りに切り
換える。 原稿画像はコンタクトガラスＣＧ、ミラーＭ、レンズｌ
を介してイメージセンサＩｓ上に結像される。イメージ
センサＩＳには、μｍＣ０Ｍの制御の下に画情報入力部
りからエレメントクロックｅｌｃｋ及び行同期パルスＳ
Ｓが入力し、そのクロックに同期して出力するビデオ信
号は増幅ＮＡ、２値化回路Ｂを経て１ビツトづつシリア
ルに画情報入力部■に入力する。 画情報入力部■（第４図（ａ）、 （ｂ）参照）画情報
入力部■は第４図（ａ）の１点鎖線部分に示すように、
カウンタＣＴ、、シフトレジスタＳＲ，ｌ−ライステー
トバッファＴＢから構成され、２値化回路Ｂから出力さ
れるシリアル画データを８ビツト毎のパラレル画データ
に変換し、後述するデータバスＤ。−Ｄ、上に出力する
。 一般にシリアルデータをパラレルに変換する場合、シフ
トレジスタを２本用い、その一方にシリアルデータを入
力中、他方からパラレルデータを取り出す方法もあるが
、本実施例ではμｍＣ０Ｍがパラレルデータを処理する
時間内に次のデータをシフトレジスタ内に満すようにク
ロック速度を設定しているため、図示のようにシフトレ
ジスタは１本だけで構成している。 カウンタＣＴ、はμｍＣ０Ｍから出力される後述するリ
ードストローブｒＳｏが入力したとき、続いてエレメン
トクロックｅｌｃｋを８個出力するため、プリセット可
能な同期式の４ビツトバイナリカウンタで構成されてい
る。 カウンタＣＴ、は、そのＬｍ子に論理「１」が入力して
いるときはＣＰ端子に入力するクロックの立ち上がりで
カウントアツプする。また、Ｌ端子入力が論理「ｏ」の
ときはα、β、γ、δ端子に入力される論理に出力端子
Ｑα、Ｑβ、Ｑγ、Ｑδがセットされる。またＲ端子に
「０」が入力すると、クロック入力とは非同期でリセッ
トされる。 Ｃ０端子からはＱα〜Ｑδ出力が全て「１」、即ち、１
６進数Ｆとなったとき「１」が出力される。 Ｇｏ出力及びＱδ小出力ＮＯＲゲートを介してカウンタ
ＣＴ、のＬ端子に入力する。従って、カウンタＣＴ、の
値が０〜７及び１６進数Ｆとなったとき、Ｌ端子入力は
「０」となる。またセット端子α、βには常に「Ｏ」、
γ端子にはＱγ小出力δ端子にはＱγ小出力入力する。 従って、カウンタＣＴＩの値が４〜７又は１６進数Ｃ−
Ｆの時、γ端子入力は「１」、δ端子入力は「Ｏ」、カ
ウンタＣＴＩの値がＯ〜３又は８〜１３の時、γ端子入
力はｒＱＪ 、δ端子入力はＦＩノとなる。これらのこ
とから結局カウンタＣＴ、の値が４〜７及びＦの時は４
に、また、カウンタＣＴ、の値が０〜３の時は８に夫々
ＣＰ端子に入力する次のクロックの立ち上がりでセット
される。 このカウンタＣＴ、のＱδ小出力、ＡＮＤゲートに入力
し、エレメントクロックｅｌｃｋの発生、停止を制御す
る。 シフトレジスタＳＲ，は、８ビツトのシリアル入力パラ
レル出力シフトレジスタで構成されている。 トライステートバッファＴＢはリードストローブｒｓｏ
がアクティブな期間シフトレジスタＳＲ１にシフトイン
されたデータ８ビツトをμｍＣ０Ｍの夫々８本のデータ
バスＤ。−Ｄ、上に出力する。 次に、その動作を第４図（ｂ）のタイムチャートを参照
して説明する。 μｍＣ０Ｍからリードストローブｒｓｏ（負パルス）が
出力されると、このパルスは後述する信号線ｒｓｏ を
介して画信号入力部■のトライステートバッファＴＢの
Ｇ端子に入力し、シフトレジスタＳＲ，の内容をパラレ
ルに８本のデータバスＤ０〜Ｄ、上に出力する。同時に
カウンタＣＴのＲ端子にも入力し、リ−にストローブｒ
ｓｏの立ち下がりでカウンタＣＴ、 をリセットする。 データバス上に出力されたパラレルデータはμｍＣ０Ｍ
のアキュームレータ内に取り込まれる。 ところで、このときのリードストローブｒｓ。 の発生タイミングは自由であり、そのパルス幅も任意で
よい。また、クロックｃｌｋの周期は、μｍＣ０Ｍがリ
ードストローブｒｓａ を出力することによりデータを
取り込んでから、次のデータを取り込むためにリードス
トローブｒｓｏ を出力する間に、少なくとも９クロッ
ク発生しないとシフトレジスタＳＲ，内に８ビツトのデ
ータが満されないので正常な動作が行われなくなるが、
その間９クロック以上発生すれば、その周期は任意で良
い。 カウンタＣＴ ｔ がリセットされることにより、その
Ｑα〜Ｑδ出力はｒｏ ＯＯＯＪ となる。 この結果、■、大入力「０」、α〜δ入力は「０００１
Ｊとなり１次にクロックｃｌｋがカウンタＣＴ、に入力
したとき、その立ち下がりでＱα〜Ｑδ出力はｒｏｏｏ
ＩＪ即ち８にセットされる。 カウンタＣＴ、が８にセットされ、Ｑδ小出力「ｌ」と
なってＡＮＤゲートが開かれると、ＡＮＤゲートからク
ロッグが出力され、このクロックがエレメントクロッグ
ｅｌｃｋとしてイメージセンサＩｓに入力する。これと
同時にシフトクロック５ｆｃｋとしてシフトレジスタＳ
Ｒ，にも入力する。 イメージセンサＩＳは、例えば、ＣＯＤで構成され、エ
レメントクロック５ｉｃｋの入力に同期して、ビデオ信
号をシリアルに出力する。このビデオ信号は、前述した
通り増幅器Ａ、２値化回路Ｂを経て、シフトレジスタＳ
Ｒ，に加わり、そこに入力するシフトクロック５ｆｅｋ
に同期してｌビットづつ入力する。 Ｑδ小出力「１」となったことにより、Ｌ入力が「１」
となり、以後カウンタＣＴ ＋ はクロックｃｌｋに同
期してその値を１つづつインクリメントしていく。 更にグロックｃｌｋが７個入力して、カウンタＣＴ、の
値がＦ即ちｒｌ １１１Ｊとなったとき、ｃｏ小出力［
１］で、Ｌ入力は再び「ＯＪとなる。 また、このときα〜δ入力はｒｏｏ １０Ｊとなる。 従って、次のクロックｃｌｋが入力すると、その立ち下
がりで、カウンタＣＴ、は４にセットされＡＮＤゲート
を閉じる。 この間、ＡＮＤゲートからは合計８個のクロッグが出力
され、このクロックに基づいて、シフトレジスタＳ Ｒ
ｌ には８ビツトのシリアルデータＤ。〜■−〕、が入
力されたことになる。 以後、カウンタＣＴ、はクロッグｃｌｋの入力に同期し
て４のセットを繰り返す。また、シフトレジスタＳＲは
８ビツトのデータｄ。〜ｄ、を保持する。 次に再びμｍＣ０Ｍからリードストローブｒｓ０が出力
されると、シフトレジスタＳＲ，に保持されていたデー
タは８本のデータバスＤ、〜Ｄ７上に出力されると共に
、カウンタＣＴ ｔ はリセットされ、再び上記一連の
動作を繰り返す。 このようにして、μｍＣ０Ｍは主走査ｌライ２分のデー
タを取り込んで行く。例えばＢ４サイズの原稿から１ラ
イン２０４８ビツト分の画データを取り込む場合、８ビ
ツトづつ２５６回上記動作を繰り返す。 μｍＣ０Ｍは取り込んだ画データを１ライン分づつ後述
する符号化を行ったのち、送受信情報入出力部■、モデ
ムＭＤＭ、網制御部ＮＣＵを介して相手側装置にデータ
を伝送する訳であるが、これらの動作説明を行なう前に
、相手側装置から送られてきたデータをμｍＣ０Ｍで復
号化したのち、その受信画を記録するための受信画出力
部ｍ、受信画記録部■について説明しておく。 尚、本実施例では感熱記録方式を採用しているため、受
信画出力部ｍ及び受信画記録部へ′の構成も、それに適
した回路構成になっているが、若干の変更を加えるだけ
で種々の記録方式に適用可能であり、その基本構成は、
感熱記録方式たけに限定されるものでないことは言う迄
もない。 受信画出力部ｍ（第５図（ａ）、（Ｌｌ）参照）受信画
出力部口は、第５図（、ｌ）に示すように、３３ビット
シフトレジスタＳＦＲ，〜ＳＦＲ，、ナンドゲーｈ Ｎ
、Ａ Ｎ Ｄ 、〜ＮＡＮＤ、、電源スイッチングト
ラン・シスタＴｒ、〜Ｔｒ、、モノマルチＭ、反転回路
Ｎが図示のように結線されて構成されている。 各シフトレジスタＳＦＲ，〜ＳＦＲ，の入力端子ＩＮに
はデータバスＤ６〜Ｄ、が接続されており。 また各シフト１ノジスタＳＦＲ，〜ＳＦＲ，の出力端子
０１は、各ナントゲートＮＡＮＤ、〜ＮＡＮＤ。 に、出力端子Ｏ１〜○、は、後述する受信画記録部■の
サーマルエレメントの信号入力線Ｂ、〜Ｂ、。 に接続されている。 各電源スイッチングトランジスタＴ ｒ 、〜Ｔｒａの
各出力端子は後述するサーマルエレメントの各七グメン
ト選択入力線ＥＧ、〜ＥＧ、に接続されている。 次にその動作を第５［Ｊ（ｂ）のタイムチャートを参照
して説明する。 受信時、μｍＣ０Ｍは受信データの後述する復号化処理
を行ない、復号化された画データを８ビツトづつパラレ
ルにデータバスＤ。〜Ｄ７上に出力する。また、このと
きμｍＣ０Ｍは各８ビツトパラレルデータに同期し、て
ライトストローブＷ Ｓ 。 を信号線ＷＳｏ上に出力する。 各８ビツト毎のデータはライトストローブＷＳ０によっ
て各シフトレジスタＳＦＲ，〜ＳＦＲ，に順次入力し、
書き込まれて行く。 このようにして、各シフトレジスタＳＦＲ〜Ｓ Ｆ Ｒ
ｓ に３２ビット分のデータ転送が完了したとき、即ち
、合計２５６ビツト分の＠ｉ素データが画情報出力部ｍ
に転送されたとき、μｍＣ０Ｍはデータの転送をひとま
ず停止して最後にサーマルエレメントの各セグメントを
選択するデータｓｓｄをライトストローブＷ Ｓ Ｏと
共に出力する。 これがデータバスＤ０〜Ｄ、を介して各シフトレジスタ
ＳＦＲ，〜ＳＦＲ，の３３ビツト目にシフトインされる
。 このセグメント選択データは各２５６ビツトの画データ
毎に付加され、その結果、後述するようにシフトレジス
タＳＦＲ，−３ＦＲ，内のデータが更新される毎に、シ
フトレジスタＳＦＲ，〜ＳＦＲ。 のＯ１出力を順番に１にしていく。 μｍＣ０Ｍから所定のデータが出力され、これが画情報
出力部ｍのシフトレジスタＳＦＲ，−３Ｆ Ｒａに記憶
されると、統いてμｍＣ０Ｍからはリードストローブｒ
ｓ、が出力され、これが画情報出力部■のモノマルチＭ
に入力する。 この結果、モノマルチＭからは所定時間τだけパワーイ
ネーブルが発生し、ゲートＮ Ａ Ｎ Ｄ ＋ 〜ＮＡ
ＮＤＩに入力する。一方、このときゲートＮＡＮＤ、〜
ＮＡＮＤ、にはシフトレジスタＳＦＲ〜５ＦＲａの出力
端子Ｏ３〜Ｏ，から信号線Ｇ１〜Ｇ、を介してセグメン
ト選択データｓｓｄが入力しているので、所定のゲート
、例えばｌラインの最初のセグメントを記録する場合に
はゲートＮＡＮＤ、の出力が「０」となり、トランジス
タＴｒがオンして受信画記録部■のサーマルエレメント
ＳＥの信号線ＥＧ、 を電源に接続する。 受信画記録部■（第６図（ａ）、（ｂ）参照）受信画記
録部■は第６図（ａ）に示すように感熱記録紙の副走査
送りを行なうパルスモータＰ Ｍ、パルスモータＰＭに
より駆動され、記録紙を搬送する搬送ローラＲ１押えロ
ーラＲＯ、サーマルエレメントＳＥ、記録紙ロールＰＲ
１記録紙検出器ＳＰから構成されている。 サーマルエレメントＳＥは、第６図（ｂ）に示すように
、Ｂ４サイズの記録紙に記録するため、■ライン分２０
４８ビットの発熱抵抗素子Ｒｌ”” Ｒ！。、８が配列
されて構成されている。各素子は２５６ビツトづつ８つ
のセグメント分割され、各セグメントの各素子の一端は
共通に各セグメント選択信号ＥＧ、−ＥＧ、に接続され
ている。また、各素子の他端側は各セグメントにおける
配列順に共通のサーマルエレメント入力線Ｂ１＝Ｂｚｓ
ｇに接続されている。尚、各素子に接続されている、ダ
イオードＤは電流の回り込みを防止するために設けられ
ているものである。 次にその動作を説明する。 萌述したように、μｍＣ０Ｍから出力された最初の１セ
グメントが２５６ビツトの画データとセグメント選択デ
ータが第５図（ａ）の受信画出力部■に入力し、更にラ
イトストローブＷ Ｓ 、が入力すると、受信画出力部
ｍから、セグメント選択信号線’Ｅ Ｇ 、を介して電
源電圧が、また信号線８１〜Ｂ１６４ を介して、画信
号がサーマルエレメントＳＥの各発熱抵抗素子Ｒ，〜Ｒ
ｏ６に印加する。この結果、感熱記録紙上には、最初の
セグメントの画信号が記録されるにの記録時間は前述し
たようにモノマルチＭの出力持続時間τにより決定され
る。 ｌセグメント分の記録が終ると、μｍＣ０Ｍからは次の
セグメントの画データ及びセグメント選択データが出力
され、これが受信画出力部■に入力する。更にライトス
トローブＷＳ、が入力すると、上述同様にして今度は発
熱抵抗素子Ｒ７，７〜Ｒ５１，が駆動され、２番目のセ
グメントの画信号が記録される。 このような動作を８回繰り返すことにより、ｌライン分
２０４８ビットの画信号が記録紙上に記録される。 この間、μｍＣ０Ｍからは制御信号出力部Ｍに後述する
パルスモータ駆動データが出力され、それに基づいて、
パルスモータＰＭが回転し、記録の副走査が行なわれる
。 また、μｍＣ０Ｍは定期的に検出器ＳＰの状態をチエツ
クし、もし記録紙がなくなった場合にはしかるべき処置
を取る。 先にも述べた通り、本実施例におけるμｍＣ０Ｍはマイ
クロプロセッシングユニット部Ｖ、タイミング信号発生
部■、制御プログラム記憶部■、情報記憶部■から構成
されている。以下、これらの構成を順に説明していく。 マイクロプロセッシングユニット部Ｖ（第７図参照） マイクロプロセッシングユニット部■（以下、単にＣＰ
ｔＪと略記する）は、第７図に示すように、本実施例
ではインテル社の８０８５ＣＰ Ｕを用いて構成してい
る。 この８０８５ＣＰ Ｕには、アドレス及びデータを出力
するための１６個の端子があり、その１６個の端子上に
、第１のタイミングでは上位８ビツト、下位８ビツト計
１６ビツトのアドレス信号ａ０〜ａ４が、また第２のタ
イミングでは上位８ビツトのアドレス信号ａ、〜ａｓｓ
及び８ビツトのデータ信号ｄ０〜ｄ、が出力されるよう
に構成されている。従って、第２のタイミングで８ビツ
トのデータ信号ｄＯ〜ｄ、が出力されたとき、上位、下
位１６ビツトのアドレス信号ａ０〜ａ、を出力するため
、第１のタイミングで出力された下位８ビツトのアドレ
ス信号ａ０〜ａ、をラッチしておく必要がある。このた
め、ラッチ回路ＲＣＨＩ を設け、下位８ビツトのア
ドレス信号８０〜ａ７およびタイミング的にずれて８ビ
ツトのデータ信号ｄ０〜ｄ７が出力される８０８５ＣＰ
Ｕ８個の出力端子を、そのラッチ回路ＲＣＨ１に接続し
ている。 即ち、８０８５ＣＰＵからは、第１のタイミングでアド
レス信号ａＯ〜ａ、が出力されるとき、それと同期して
ａｌｅ信号も出力される。従って、そのａｌｅ信号をラ
ッチストローブとして、ラッチ回路ＲＣＨ，に入力する
ことにより、上記下位８ビツトのアドレス信号ａ０〜ａ
、のラッチを行なう。 ところで、８０８５ＣＰ Ｕに信号を入出力するための
端子の数は極く限られている。しかし、ファクシミリ装
置の構成を簡単にし、しかも装置を都合良く作動させる
ためには、もっと多くの信号線をＣＰＵとメモリ、入出
力装置間に設け、より多くの信号を入出力する必要があ
る。 このため、本実施例ではデコーダＤＣＤ、〜ＤＣＤ ｉ
を設け、その信号線の数を増している。 即ち、デコーダＤＣＤ、には、上位のアドレスの１４ビ
ツト目から１６ビツト目 （ａｓｓ〜ａ Ｉｓ）の３ビ
ツトを入力することにより８本、デコーダＤＣＤ、には
、下位のアドレスの５ビツト目から８ビツト目（ａ４〜
ａ、）の４ビツトを入力することにより１６本、デコー
ダＤＣＤ、には下位のアドレスの２ビツト目から４ビツ
ト目（ａｔ〜ａＪ）の３ビツトを入力することにより８
本漬号線を増している。しかし、本実施例の場合、それ
らの信号線を全部使用する必要もないので、デコーダＤ
ＣＤでほぞのうちの２本、デコーダＤＣＤ、ではそのう
ちの６本のみを使用している。 ８０８５ＣＰ Ｕからは、アドレス信号、データ信号等
をＣＰｔＪ内に取り込む入力モードのときｗｒ倍信号、
また出力モードのときｒｄ倍信号出力されるので、これ
らの信号をゲートＧを介してデコーダＤＣＤ、およびデ
コーダＤＣＤ、に入力するように構成している。また、
８０８５ＣＰ Ｕからはデータバス上にメモリデータを
出力するか、入出力装置のデータを出力するかを弁別す
るｉｏ／ｍ信号も出力されるので、この信号もデコーダ
ＤＣＤ、（のＮＯＴ端子）およびＤＣＤ、に入力してい
る。 この結果、データバス上にメモリデータを出力する際に
は、デコーダＤＣＤ、が選択されて、そのときそこに入
力するアドレス信号ａｌｌｌ〜ａ１．に応じたメモリセ
レクト信号線ＭＳ、あるいはＭＳ。 のいずれかに信号ｍ Ｓ ａあるいはｍｓｏが出力され
る。また、データバス上に入出力装置のデータを出力す
る際には、デコーダＤＣＤ、が選択されて、そのときそ
こに入力するアドレス信号８４〜ａ７に応じた■○セレ
クト線ＩＯ３，〜ＩＯ３，およびｌ０８７のいずれかに
信号１０ｓｏ〜１０Ｓ４あるいは１０ｓ、が出力される
。このうち、■○セレク［ＩＩ○Ｓ、に信号１０ｓ４が
出力されたときは、更にデコーダＤＣＤ、が選択され、
そのとき、そこに入力するアドレス信号ａ、〜ａ、に応
じて信号線Ｒ８，−ＲＳ、および信号線ＷＳＯ〜ｗｓ、
のいずれかにリードストローブ信号ｒｓｏ〜ｒｓ、ある
いはライトストローブ信号Ｗ Ｓ ｏ〜Ｗ Ｓ 、が出
力される。 また、８０８５ＣＰ Ｕには、信号線ＩＮＴが接続され
、後述する各割込信号ｉｎｔ、〜１ｎｔ＝を受は付ける
ようになっている。 本実施例のＣ：ＰＵＶは以上のように構成されており、
従って、そこには８本の上位アドレスバスＡ、〜Ａ ＋
＆、データバスＤ０〜Ｄ２、ライトストローブ信号線
ＷＳ、８本の下位アドレスバスＡ、〜Ａ１．２本のメモ
リセレクト信号線ＭＳ、、ＭＳｏ、５本のＩＯセレクト
信号線ＩＯ５？、ｌ０３Ｏ〜工Ｏ８ｓ、３本のリードス
トローブ信号線ＲＳ ｏ〜Ｒ８，，５本のライトストロ
ーブ信号線ＷＳ０〜ＷＳ４および割込要求信号線ＩＮＴ
が接続されている。 勿論これはあくまでも本発明の一実施例に過ぎず、使用
するマイクロプロセッサが興なれば、その回路構成も自
ずと興なって来ることは言う迄もない。 上記各信号線のうち、例えばリードストローブ信号線Ｒ
３６は既に説明した第４図（ａ）の画情報入力部■に、
ライトストローブ信号線Ｗ Ｓ ｏ、ＷＳ２は第５図（
ａ）の画情報出力部正に接続されており、また、その他
のバス、信号線も以下に説明する各部に接続される。 タイミング信号発生部■（第８図参照）タイミング信号
発生部は、第８図に示すように。 水晶振動子ＱＣＯを有する水晶発振回路と、そこから得
られるクロックを分周して出力する分周回路ＤＩＶとか
ら構成され、前述した第４（５ｆｆｌ（ａ）の画情報入
力部■に入力するクロックｃｌｋ、行同期信号ｓｓ、後
述するタイミング信号Ｓ、〜Ｓ４等を発生する。 制御プログラム記憶部■（第９図参照）制御プログラム
記憶部は前述した動作及び後述する動作を行なわせるた
めの動作手順および後述するコード変換テーブルが記憶
されている部分で、第９図に示すように、４にバイトの
リードオンリメモリ（以下、単にＲＯＭと略記する）２
個ＲＯＭ、、ＲＯＭ、を用いて構成される。 このＲＯＭ、、ＲＯＭ、には、１３本のアドレスバスＡ
。−Ａｌ１、メモリセレクト信号線ＭＳ０およびデータ
バスＤ０〜Ｄ７が接続されている。 従って、前述したように、ＣＰＵから信号線ＭＳ０上に
メモリセレクト信号ｍｓｏが出力されたとき、データバ
スＤ０〜Ｄ７にメモリデータの出力が可能となり、ＣＰ
Ｕから出力されるアドレスバスＡ １２上のアドレス信
号ａｌｌによってＲＯＭ、 あるいはＲＯＭ、が選択さ
れ、且つ、アドレスバスＡ０〜Ａ１．上のアドレス信号
１２ビ１ソトａ。〜ａｌｌによって所定のアドレス内の
メモリデータ８ビツトｄ。〜ｄ７がデータバスＤ。−Ｄ
７上に出力される。 情報記憶部■（第１Ｏ図参照） 情報記憶部はＣＰＵが所定のプログラムを実行する際、
実行中に必要となるデータを一時記憶する部分で、ＩＫ
Ｘ４ビットのランダムアクセスメモリ（以下、単にＲＡ
Ｍと略記する）２個ＲＡＭＲＡＭ、を用いて構成される
。 このＲＡＭ、、ＲＡＭ、には１０本のアドレスバスＡ０
〜Ａ、、メモリセレクト信号線ＭＳ、、ライトストロー
ブ信号線ＷＳおよびデータバスＤ０〜Ｄ。 が接続されている。更にデータバスは４本づつ分割され
てデータバスＤ０〜Ｄ、はＲＡＭ、に、データバスＤ４
〜Ｄ、はＲＡＭ、に接続されている。 従って、ＣＰＵから出力される信号線ＭＳｏ上のメモリ
セレクト信号ｍｓ、によってＲＡＭ、あるいはＲＡＭ、
が選択され、ＣＰＵから出力される信号線ＷＳ上のライ
トストローブ信号ＷＳに応じて書き込みあるいは読み出
し状態にされ、且つ、バスＡ、−Ａｓ上のアドレス信号
１０ビツトａ。〜ａ。 によって、ＲＡＭ、およびＲＡ Ｍ ｚ内の所定のアド
レスが選択され、そこにバスＤ。〜Ｄ７上のデータｄ０
〜ｄ７が４ビツトづつ分割されて入力、あるいは、そこ
から４ビツトづつデータバスＤ。〜Ｄ、に出力される。 送受信情報入出力部■（第１１図（ａ）〜（Ｃ）参照）
送受信情報入出力部は、送信時μｍＣ０Ｍから出力され
る８ビツト毎の符号化パラレルデータ、あるいはプロト
コル時μ−〇〇Ｍから出力される８ビツト毎のパラレル
データを相手装置に送出するため、μｍＣ０Ｍから出力
される８ビツト毎のパラレルデータをシリアルにモデム
に出力する一方、受信時、相手装置から送られてくるシ
リアルデータをμｍＣ０Ｍに入力するため、８ビツト毎
のパラレルデータに変換して出力する部分で、ラッチ回
路ＲＣＨ，〜ＲＣＨ，、シフトレジスタＳＲ２，８進カ
ウンタＣＴ、、フリップフロップＦＦ、ゲート回路ＧＴ
、〜ＧＴ、から構成されている。 ラッチ回路ＲＣＨ，には、８本のデータバスＤ。 〜Ｄ７およびライトストローブ信号線ｗｓ１力得統され
ており、ＣＰＵがら信号線ｗｓｌ上にラドストローブ信
号ｗｓが出方されたとき、デーバスＤ０〜Ｄ７上のデー
タｄ。〜ｄ７をラッチし、フトレジスタＳＲ，の８個の
入力端子Ｐ０〜Ｐ ？ ！、：出力する。 シフトレジスタＳＲ，には、モデムがら出力れる受信デ
ータｒｘｄを受は入れるための信号ＩＲＸＤモデムがら
出力される転送りロックｃ１ｍを受は入れるための信号
線ＣＬＫＭおよびゲ・トＧＴ３から出力されるパラレル
ロード信号ｐを入力する信号線が接続されている。また
、そ６パラレルデータ出力端子Ｑ７がらはモデムに、云
信データｔｘｄを出力するための信号線ＴＸＤ力接続さ
れており、送信時パラレルロード信号ｐｌが入力された
とき、転送りロックＣ１ｋｍの立ち上がりでラッチ回路
ＲＣＨ，のデータｄ０〜ｄ７をシフトレジスタＳＲ，内
に取り込むと同時に、転送グロックに同期してＱ、端子
からモデムに、シリアルにそのデータを出力する。 ラッチ回路ＲＣＨ，は、トライステート出力付きラッチ
回路で構成されており、そこにはリードストローブ信号
ＪＩＲ８，，データバスＤ６〜Ｄ、およびゲートＧ Ｔ
２から出力されるラッチストローブｒｃを入力する信
号線が接続されており、受信時、ラッチストローブｒｃ
が入力したとき、その立ち上がりでシフトレジスタＳ
Ｒｚに入力した８ビツトのデータｄ０〜ｄ７をラッチ回
路ＲＣＨ３に取り込み、リードストローブｒｅ、が入力
したとき、そのデータｄ０〜ｄ７をデータバスＤ０〜Ｄ
７上に出力する。 ラッチ回路ＲＣＨ，はライトストローブＷＳ、の入力に
応じて、そのときＣＰＵからデータバスＤｏ、Ｄｌ上に
出力される信号ｄ０、ｄ、をセットし、夫々ゲートＧＴ
、、ＧＴ、に出力する。 カウンタＣＴ １ は転送グロックｃｌｋｍを８個計数
する毎にキャリＣをゲートＧＴ、、ＧＴｓおよびフリッ
プフロップＦＦに出力する。フリップフロップＦＦはカ
ウンタＣＴ、がキャリＣを発生したとき、次の転送りロ
ックｃｌｋｍの立ち上がりでセットされ、後述する割込
要求信号ｉｎｎ、あるいはｉｎｔｇを発生するためｒ信
号を発生する。 ゲートＧＴ、はラッチ回路ＲＣＨ４が割込許可信号１を
発生しているとき、信号ｒの発生に基づき割込要求信号
ｉｎｔ、ｅあるいはｉ ｎ ｔ、をＣＰＵに出力する。 ＣＰＵには１本の信号線ＩＮ丁を介して他の入出力装置
からも割込要求信号が入力するので、それらの割込要因
と区別するためにゲートＧ Ｔ ｇが設けられている。 即ち、ＣＰＵは周期的にリードストローブｒｃ１ を発
生し、信号ｒをデータバスＤ０からＣＰｔＪに取り込む
ことにより、そのとき発生する割込要求が、送受信情報
入出力部■からの割込要求であることを弁別している。 従って５各割込要求に対して各信号線を用意した場合に
はこのゲートＧＴ、は不要となる。 次に、その動作を送信モードおよび受信モードの場合に
ついて夫々第１１図（ｂ）および第１１図（Ｃ）のタイ
ミングチャートを参照して説明する。 ［送信モード） 送信時、第１１図（ｂ）に示すように、ｃｐｕがらデー
タバスＤ。、Ｄ１上に出力される信号ｄ９、ｄがライト
ストローブＷ Ｓ 、により、ラッチ回路ＲＣＨ，にラ
ッチされる。この結果、ラッチ回路ＲＣＨ，からは送信
モード信号ｔ、 ｘ ／ ｒ ｘ ＝論ＨＪＩ ｒｌ」
および割込許可信号１＝論理ｒｌＪが出力される。 カウンタＣＴ、は転送りロックｃｌｋｍを８個計数し、
その値が７になったとき、キャリＣを発生する。 このキャリＣの発生により、フリップフロップＦＦは次
の転送りロックｃｌｋｍの立ち上がりでセットされ、信
号ｒをアンドゲートＧＴ、に出力する。従って、ゲート
ＧＴ、がらｃＰＵには割込要求信号ｉ ｎ ｔｅが出力
される。またこのキャリＣは、ゲートＧＴ、がらパラレ
ルロード信号ｐｌとしてシフトレジスタＳＲ，に入力す
る。 シフトレジスタＳＲ，はパラレルロード信号ｐ１の入力
により、次の転送りロックｃｌｋｍの立ち上がりでラッ
チ回路ＲＣＨ，のデータｄ０〜ｄを取り込む。このデー
タｄ。−ｄ７は転送りロックｃｌｋｍにより、シフトさ
れ５Ｑ、端子からシリアルに１ビツトづつモデムに出力
される。 ＣＰＵはゲートＧＴ、から出力される割込要求信号ｉｎ
ｔゆを受は付けると、次の８ビツトのデータｄ、〜ｄｔ
をデータバスＤ。〜Ｄ、上に出力すると共に信号線ＷＳ
ｔ上にライトストローブＷＳ、を出力する。 この結果、ラッチ回路ＲＣＨ，はライトストローブＷ
Ｓ 、の立ち上がりでデータｄ０〜ｄ７をラッチする。 これと同時に、フリップフロップＦＦはリセットされる
。 転送りロックｃｌｋｍがＳ＊大入力たとき、シフトレジ
スタＳＲ，内のデータｄ。−ｄ、は、全てのモデムに出
力されると共に、再びカウンタＣＴ、からのキャリＣに
よりパラレルロード信号ｐ１が発生し、ラッチ回路ＲＣ
Ｈ，のデータをシフトレジスタＳＲ２に取り込むと同時
に、前述同様１ビツトづつモデムに出力する。 このようにして送受信情報入出力部■は、ＣＰＵから出
力される８ビツト毎のパラレルデータをシリアルデータ
に変換して連続的にモデムに出力する。 ところで、ＣＰＵは割込要求信号１ｎｔ６を受は入れて
から、カウンタＣＴ、が次のキャリＣを出力する迄に、
データバスＤ０〜Ｄ、上に８ビツトのデータおよびライ
トストローブＷＳＩ を出力すれば良い訳であるが、
もし、ＣＰＬＩの処理速度が非常に速く、割込要求信号
ｉｎｔゎを受は入れてから転送りロックｃｌｋｍｌビッ
ト以内にデータｄ ｏ ”” ｄ ？、およびライ［・
ストローブＷＳ、 を出力することができれば、ラッ
チ回路ＲＣＨ，を省略することができる。従って、この
例は転送りロックｃｌｋｍが極めて速い場合あるいはＣ
ＰＵの処理速度が非常に遅い場合に有効である。 〔受信モード］ 受信時には、第１．１図（ｃ）に示すように、ＣＰＵか
ら出力される信号ｄ。、ｄ およびライトストローブｗ
ｓ２により、ラッチ回路ＲＣＨ，は受信モード信号ｔｘ
／ｒｍ＝論理ｒＱＪおよび割込許可信号１＝論理「１」
を出力する。 カウンタＣＴ、は前述同様転送グロックｃｌｋｍを８個
計数し、計数値が７になったときキャリＣを出力する。 このキャリＣはゲートＧＴ、およびフリップフロップＦ
Ｆに入力する。 従って、ゲートＧＴ、からは、図示のタイミングで、ラ
ッチストローブｒｃが発生し、その立上りで、そのとき
シフトレジスタＳＲ，にシフトインされたデータをラッ
チ回路ＲＣＨ，にラッチする゛。 シフトレジスタＳＲ１には転送グロックｃｌｋｍに同期
して常時モデムからデータが連続的に１ビツトづつ入力
している。 従って、シフトレジスタＳＲ，内のデータがラッチ回路
ＲＣ：Ｈ，にラッチされた後、シフトレジスタＳＲ，に
は転送りロックｃｌｋｍに同期して次のデータｄ。−ｄ
７が順次シフトインされる。 シフトレジスタＳＲ，にデータｄｔがシフトインされ、
その出力端子Ｑ０〜Ｑ、にデータｄ。〜ｄ７が現われる
タイミングで、カウンタＣＴ、からキャリＣが出力する
。これによりゲートＧＴ、はラッチストローブｒｃを発
生し、そのデータｄ０〜ｄ７をラッチ回路ＲＣＨ、にラ
ッチする。また、このときフリップフロップＦＦがセッ
トされ、割込要求信号１ｎｔｔをＣＰｔＪに出力する。 ＣＰＵはこの割込要求信号１０し、を受けて、再びリー
ドストローブｒｓ、 を出力し、ラッチ回路ＲＣＨ，
から出力されるデータｄ。−ｄ７を取り込む。 このようにして、送受信情報入出力部■では、モデムか
ら出力されるシリアルデータを８ビツトのパラレルデー
タに変換してＣＰＵに出力する。 このとき発生するリードストローブｒｓ、 も送信モ
ードにおけるライトストローブＷＳＩ と同様、次のラ
ッチストローブｒｅが発生するまでの期間内であればど
こで発生しても良い。また、もしＣＰＵの処理速度が速
く、割込要求信号ｉｎｔ、を受は付けてから転送りロッ
ク１ビツト内にリードストローブｒｓ、 を出力するこ
とができれば、うッチ回路ＲＣＨ，は不要となる。従っ
て、この例は転送グロックが極めて速い場合あるいはＣ
ＰＵの処理速度が非常に遅い場合に有効であると言える
。 制御信号入力部Ｘ（第１２図参照） 制御信号入力部は、原稿読取部■、受信画記録部■、モ
デムＭＤＭ、網制御部ＮＣＵ、操作表示部ＴＯＰ等の入
出力装置から出力される検出信号あるいは状態信号等の
信号をＣＰＴＪに取り込む部分で、マルチプレクサＭＬ
Ｐで構成されており、ＣＰＵとはデータバスＤ。、Ｄい
アドレスバスＡ。、Ａ、、信号線１０Ｓ、を介して接続
されている。 ＣＰＵからは定期的に入出力セレクト信号ｉ。 Ｓ、およびアドレス信号ａ０、ａｌが出力され、それら
の信号に基づいて選択されるマルチプレクサＭＬＰの端
子に入力している信号をデータバスＤ。あるいはＤ１上
に出力する。 ＊Ｊ＊信号出力部Ｘ（第１３図参照） 制御信号出力部は、原稿読取部Ｉあるいは受信画記録部
■の副走査用パルスモータに相励磁信号を出力するため
のラッチ回路ＲＣＨ，、ＲＣＨ，と、原稿読取部■、受
信画記録部■、モデムＭＤＭ、網制御部ＮＣＵ、操作表
示部ＴＯＰ等の入出力装置に操作信号あるいは表示信号
等を出力するためのアドレサブルラッチ回路ＡＲＣＨと
から構成されており、ＣＰＵとはアドレスバスＡ０〜Ａ
４、Ａ５、信号線Ｗ Ｓ ｚ、ＷＳ、、ｌ０３ｏを介し
て接続されている。 ＣＰＵからライトストローブｗ ｓ ３ が出力された
とき、ラッチ回路ＲＣＨ，はアドレスバス上の信号ａＯ
・ ａ２・ａ４、ａ６をラッチし、その信号を原稿読取
部■に出力して後述するようにパルスモータの相励磁を
行う。また、ＣＰＵからライトストローブｗ ｓ 、が
出力されたときは、ラッチ回路６がそのときアドレスバ
ス上に出力されている信号ａ。、ａｉ、ａ□、ａ６をラ
ッチし、受信画記録部■のパルスモータの相励磁を行う
。 ＣＰＵから入出力セレクト信号１０ｓｏが出力されたと
き、アドレサブルラッチ回路ＡＲＣＨはアドレスバス上
０上の信号ａ０をラッチし、アドレスバス上の信号ａ
、 ”’−ａ ３に基づいて選択される出力端子から所
定の入出力装置にそのラッチ信号ａ。を出力する。 本実施例のファクシミリ装置は大略以上のように構成さ
れ、送信モードにおいては第１４図の包括動作コロ−で
示す処理が、また、受信モードにおいては第１５図の包
括動作フローで示す処理がＣＰＵにより実行される。 次に、その処理の詳細を送信モードおよび受信モードの
場合について以下説明する。 送信モード ＣＰＵが第１４図に示した処理を実行するためには、以
下に述べる仕事Ａ−Ｈの時間割振りを考慮する必要があ
る。このため、ＣＰＵは各割込要求に応じて各仕事Ａ−
Ｅを時分割で実行している。 即ち、送信時ＣＰＵには、前述した送受信情報入出力部
■から発生する割込要求信号１ｎｔｅの他にタイミング
信号発生部■から発生する同期信号Ｓ１による割込要求
信号ｉｎｔ、、同期信号Ｓ。 による割込要求信号ｉｎｔ、、同期信号Ｓ、による割込
要求信号１ｎｔａが信号線ＩＮＴを介して入力する。そ
の割込要求信号ｊｎｔ、〜ｉｎｔ、に応じて仕事Ａ−Ｄ
を行なうときの優先順位はＡ＞Ｂ＞Ｃ＞Ｄの順であり、
常時は仕事Ｅを実行している。 以下、ＣＰＵが行なう仕事Ａ−Ｈの概略を第１６図の画
データ処理経路図を参照して説明する。 〔仕事Ａ１ 割込要求信号ｉ ｎ ｔ、による割込要求がかかると、
ＣＰＵは仕事Ａを実行する。 その仕事内容は、情報記憶部■ＲＡＭの後述する画デー
タを記憶するラインバッファエリア（ＲＢＦエリア）■
あるいは■が空状態であることを表すメモリ空フラグＭ
ＥＦ Ｉあるいは■がワーキングエリア（ＷＫエリア）
にセットされていれば、そのフラグＭＥＦ Ｉあるいは
■をリセットすると共にデータ取込フラグＤＲＦＩある
いは■をセットする。また、メモリ空フラグＭＥＦ＋あ
るいは■がリセットされていれば、データ取込フラグＤ
ＲＦＩあるいは■をリセットすることである。 このデータ取込フラグＤＲＦ Ｉあるいは■は以下に述
べる仕事Ｂ、Ｄを行なう際に参照される。 〔仕事Ｂ］ 割込要求信号ｉｎｔゎによる割込要求がかかると、ＣＰ
Ｕは、上記データ取込フラグＤＲＦｉあるいは■がセッ
トされていた場合にのみ、その割込要求を受は付け、原
稿読取部Ｉの副走査用パルスモータを１ステツプ進める
仕事Ｂを実行する。 但し、副走査線密度によって、その仕事を行うタイミン
グが多少異なり、副走査線密度７．７本／―の場合は、
フラグＤＲＦがセットされているとき、割込要求信号ｉ
ｎｔ、の１つ置きに割込要求を受は付け、１ライン８ス
テツプの副走査を行なう。副走査線密度３．８５本／ｗ
ｔｔｒの場合は、フラグＤＲＦがセットされているとき
、信号１ｎｔｂの発生毎に割込要求を受は付け、１ライ
ン１６ステツプの副走査を行なう。 その仕事内容の詳細については後述する。 次に、仕事Ｃについて説明する前に、先に仕事りおよび
Ｅについて説明する。 〔仕事Ｄ〕 割込要求信号１ｎｔａによる割込要求がかかると、ＣＰ
Ｕは仕事りを実行する。 その仕事の内容は第１６図に示すように、データ取込フ
ラグＤＲＦ Ｉあるいは■がセットされている場合に、
原稿読取部Ｉ７−読み取られた画データを画情報入力部
■から８ビット単位でＣＰｔＪを経由して情報記憶部■
ＲＡＭのラインバッファエリア（ＲＢＦエリア）■ある
いは■に貯えることである。但し、以上は副走査線密度
７．７本／ｍの場合であって５副走査線密度３，８５本
／Ｉ！１１１の場合はＣＰＵは信号１ｎｔａ による割
込要求も受は付け、信号ｉｎｔ＜による割込みによって
１ライン分のデータを取り込み、約ラインとの論理処理
を行なってラインバッファエリア（ＲＢＦエリア）■あ
るいはＨに貯える。 データの取り込み終了後はメモリフルフラグＭＦＦＩあ
るいはＨをセットする。 〔仕事Ｅ〕 これは通常ＣＰＵが実行している仕事で、上記メモリフ
ルフラグＭＦＦ Ｉあるいは■がセットされていれば、
それをリセットし、第＋６ｃｌに示すように、ラインバ
ッファエリア（ＲＢＦエリア）から仕事りによって貯え
られたデータを８ビット単位で取り込み、コード化した
のち、情報記憶部■の後述するＦＩＦＯエリアに貯える
。ｌライン分のコード化処理が終了したときメモリ空フ
ラグＭＥＦＩあるいはＤをセットする。 ［仕事Ｃ１ 割込要求信号ｆｎｔｃによる割込要求がががると、ＣＰ
Ｕは仕事Ｃを実行する。 その仕事内容はＦＩＦＯエリアに貯えられたコード化デ
ータを８ビツトづつ順次送受信情報入出力部■に出力す
ることである。 第１７図は、副走査線密度３．８５本／ｍの場合におけ
る各仕事Ａ−Ｈのタイムチャートの一例を示したもので
、ＣＰＵがラインバッファエリア（ＲＢＦエリア）から
８ビツトづつデータを取り込み。 コード化を行なう仕事Ｅを実行している間に同期信号ｓ
１およびＳ、に基づく割込要求信号ｉｎｔ。 およびｉｎｔ、ががかると、先ずデータ取込フラグＤＲ
Ｆ＋あるいは■をセットあるいはリセットする仕事Ａを
実行し、そのあと原稿副走査用パルスモータを１ステツ
プ進める仕事Ｂを実行し、仕事Ａ、Ｂ完了完了後任事Ｅ
に戻る。その間、送受信情報入出力部■ではコード化デ
ータをシリアルにモデムに出力しており、約述したよう
に８ビツトのデータをモデムに出力する毎に割込要求信
号１ｎｔｃを発生する。 この割込要求信号ｉｎｔ、がＣＰＵに入力すると、ＣＰ
Ｕは仕事Ｅを中断してＦＩＦＯエリアのコード化８ビツ
トデータを送受信情報入出力部■にセットする仕事Ｃを
実行し、再び仕事Ｅに戻る。 同期信号Ｓ、に基づく割込要求信号ｉｎｔ、ががかると
、原稿読取部■で読み取った画データを８ビツトづつラ
インバッファエリア（ＲＢＦエリア）に貯える仕事りを
実行し、１ライン分の画データを全てラインバッファエ
リア（ＲＢＦエリア）に貯えるまで仕事Ｅを中断する。 勿論、この間もコード化データを送受信情報入出力部■
に出力する仕事Ｃは絶えまなく実行されており、従って
、モデムＭＤＭにはデータが途切れることなく出力され
る。 即ち、ＦＩＦＯエリア容量はコード化処理スピード、ス
キャナスピード、モデムレイトにより決まり、データを
モデムに途切れることなく送出するため最小伝送時間を
維持するに必要なビット数以上にとってあり１本実施例
の場合多少の余裕をもたせて２５６ビツトにしている。 仕事りがひとまず完了すると、ＣＰＵは再び仕事Ｅに戻
る６次に同期信号ｓｔに基づく割込要求信号１ΩＬ４が
かかると、原稿読取部Ｉで読み取った画データをライン
バッファエリア（ＲＢＦエリア）に貯える際、先に貯え
た画データも同時に取り出し、その論理和を取りライン
バッファエリア（ＲＢＦエリア）に貯えている仕事りを
行なう５次に１以上に説明した仕事の更に詳細な動作手
順を＠１８図以下に説明する。 第１８［ｉ！（ａ）は、原稿読取部Ｉの副走査用パルス
モータを１ステツプ進める仕事Ｂの動作手順を示したも
のである。 この仕事Ｂは前述した通り、ラインバッファエリア（Ｒ
ＢＦエリア）にデータの取り込みが可能になったとき、
一定周期で発生する同期信号Ｓ。 に基づいて行われる。 ＣＰＵが割込要求信号ｉ ｎ ｔｂを受は付けると、そ
れまで実行していた仕事りあるいはＥを中断し、それま
でにＣＰＵ内の各カウンタ、レジスタ等に入っていたデ
ータをＲＡＭのワーキングエリア（ＷＫエリア）に退避
させる。 次に、パルスモータ励磁パターンをワーキングエリア（
ＷＫエリア）からＣＰＵ内にもってきてセットする。 本実施例の場合、パルスモータの相励磁は１−２相励磁
方式を採用しており、前述第１３図の制御信号出力部Ｍ
で説明した通り、アドレス信号ａ。、ａｌ、ａ４、ａ、
をパルスモータの相励磁信号として用いている。 従って、システムスタート時にはパルスモータ相励磁パ
ターン、例えばｒｌ １１０００００Ｊをワーキングエ
リア（ＷＫエリア）にセットしておき、この仕事Ｂを実
行する毎にそのパターンをＣｐ ｌｌ内に取り込み、１
ビツト循環したのち、アドレスバスＡ６、Ａ１、Ａ４、
Ａ６を介して制御信号出力部刈に出力すると共にそのパ
ターンを再びワーキングエリア（ＷＫエリア）に戻す。 この結果、第１８図（ｂ）に示すように、仕事Ｂを実行
する毎に、パルスモータ相励磁パターンは１ビツトづつ
循環し、その出力ａ。、ａｌ、ａ４、ａｇはｆＩＳ１８
図（Ｃ）に示す如く変化し、パルスモータを１ステツプ
づつ駆動することができる。 この仕事Ｂを実行したあとは再び以的に行なっていた仕
事に戻る。 第１９図（ａ）は仕事りにおける原稿読取部■で読み取
った画データを画情報入力部■かも情報記憶部■のライ
〉バッファエリア（ＲＢＦエリア）に転送するためのフ
ローで、舵述した２ラインＯＲ処理を行なわない場合の
フローチャートである。 本実施例においては、Ｂ４サイズを対象としたので、１
ライン２０４８ビツトの画素データを取り扱う場合につ
いて説明しているが、１ラインのビット数はこれに限定
されるものではない。 ２０４８ビツトは８ビツト／バイトなので２５６バイト
で表現できる。 ラインバッファエリア（ＲＢＦエリア）としては、第１
０図で説明したＩＫ×４ビット２個、即ち１ＫＸ８ビツ
トのＲＡＭの１６３８４番地から１６８９６番地までを
使用する。即ち、これをヘキサデシマルコードで表現し
て、第１９図（ｂ）に示すように、ラインバッファ（以
下、単にＲＢＦと略記する）エリアＩは４００００００
番地ＯＦＦ番地、ＲＢＦエリアＵは４１００番地から４
１ＦＦ番地までを使用する。 また、ＦＩＦＯエリアとしては、ＲＡＭの４２００２０
０番地２ＦＦ番地、ワーキングエリア（以下、単にＷ
Ｋエリアと略記する）としては、ＲＡＭの４３００３０
０番地３ＦＦ番地までを割当てている。 ＷＫエリア内には各種フラグ、書込、続出時のアドレス
等がストアされ、以下のフローチャートを説明するに当
っては、その各種初期設定が既になされ、ＷＫエリアに
ストアされているものとする。 第１９図（ａ）のプログラムがＣＰＵにより実行される
と、ＣＰｔＪはＲＢＦエリア１あるいは■にデータの入
力が可能か否かＷＫエリア内にストアされているフラグ
を調べ、ＲＢＦエリアの１つが空になってデータ入力が
可能な場合には、ＷＫエリア内にストアされている、Ｒ
ＢＦエリアにデータを書込むべきアドレスをＣＰＵ内の
アドレスレジスタＡＤＨにセットする。 次に画情報入力部■より８ビツト毎のデータをＣＰＵか
らＲＢＦエリアのそのアドレスに転送し、アドレスレジ
スタＡＤＨに１を加える。この動作を１ラインにつき２
５６回行うと、１６ビツトのアドレスレジスタの下位８
ビツトが０になる。つまり、このときＲＢＦエリアには
１ライン分の画データが記憶されることになるので、そ
のＲＢＦエリアがフル（満杯）になったことを示すメモ
リフルフラグＭＦＦをＷＫエリアにセットする。 副走査線密度７．７本／鴫の場合は、以上のようにして
ｌライン分の画データを所定のＲＢＦエリア内に格納す
る。 副走査線密度３．８５本／ｓａの場合は第２０図（ａ）
、（Ｌ））のプログラムに基づいて２ライン分の画デー
タの論理和を取り１ライン分の画データとして所定のＲ
ＢＦエリアに格納する。 即ち、奇数ラインの画データの場合は第２０図（ａ）の
フローチャートで示すように、前述第１９図（ａ）の場
合と全く同様にして、１ライン分の画データを、例えば
ＲＢＦエリア■に格納する。 次に、偶数ラインの画データを８ビツトづつ取り込むと
きに、第２０１ｍ（ｂ）のフローチャートで示すように
、先にＲＢＦエリアＩに格納した奇数ラインの画データ
も８ビツトづつ取り出し、ＣＰＵ内で論理和を取り改め
てＲＢＦエリア■内に入力していくことにより、ＯＲ処
理した１ライン分の画データをＲＢＦエリアＩに格納す
る。 次に、このようにして、ＲＢＦエリア内に格納された画
データを取り出し、ランレングスコード化して、ＦＩＦ
Ｏエリアに貯える仕事Ｅのフローを第２１図乃至第２５
図を参照して説明する。 本実施例では、ランレングスコード化をモデファイトホ
フマン方式（Ｍｏｄｉｆｉｅｄ ）Ｉｕｆｆｍａｎ Ｃ
ｏｄｉｎｇ Ｍｅｔｈｏｄ）により行っている。勿論値
のコード化方式を採用しても良いことは言う迄もない。 モデファイトホフマン方式の場合には、そのコードはラ
ンレングスに応じてメイクアップコードとターミネーシ
ョンコードに分かれている。 即ち、ターミネーションコードは下記の表１に示すよう
にθ〜６３までのランレングスに応じたコードであり、
メイクアップコードは表２に示すよう比６４の整数倍の
ランレングスに応じたコードである。また、同期コード
ＥＯＬは表３に示すように１１個の「０」と最後にｒｌ
」が付加されたコードである。 （以 下 余 白） 表 表 表 ３ また、上記表からも分るように、各ランレングスコード
は更に［白Ｊを表現するＷＨＩＴＥコードと、「黒」を
表現するＢＬＡＣＫコードに分れている。 ところで、ターミネーションコードを作成するため０〜
６３までのランレングスをＴ、メイクアップコードを作
成するためのランレングスを６４×Ｍ（Ｍ＝０．１．２
．３・・・ ・・・）と表現すれば、全てのランレング
スＲＬは、ＲＬ＝６４ＸＭ＋Ｔで表現することができる
。 従って、１ライン分の画データから順次このＴ、Ｍを見
つけて取り出し、そのＴ、Ｍに基づし１てＲＯＭに記憶
されているテーブルから所定のコード化データを取り出
し、これをＦＩＦ○エリアに順次貯えて行くことにより
、１ライン毎のランレングスコード化を行なうことがで
きる。 ＲＯＭ内のテーブルは、１つのコード化データを取り出
すためのデータブロックが、３バイトで構成され、その
第１バイト目には、その４ビツト分を使用してコードレ
ングスが、その第２及び第３バイト目にはランレングス
コード化データが記憶されている。 即ち、前記表からも明らかなように、各コードレングス
は夫々異なるので、あるＴ、Ｍに応じてテーブルから所
定のランレングスコードを取り出すとき、第２、第３バ
イトのうちどこまでが有効データかを第１バイト目のコ
ードレングスにより識別して取り出すようにしている。 勿論、テーブルの構成法としてはこれに限定されるもの
ではなく、例えば、前記表からも明らかなようにコード
レングスが８ビツト以上のランレングスコードもその９
ビット目以上は「Ｏ」となっているから、１つのデータ
ブロックを２バイトで構成し第１バイト目にはコード化
データを、第２バイト目にはランレングスコードを入れ
ておくことにより、Ｔ、Ｍに応じて所定のランレングス
コードを取り出すようにすることもできる。 ところで、ライン毎のコード化を行なう際、同期コード
の後には必ずＷＨＩＴＥコードを出す約束になっている
。即ち、ラインの最初の参照カラーは「白」と決めであ
る。従って「黒」画素のコード化から始まる場合には、
ランレングスＯのＷＨＩＴＥコードを伝送する。 第２１図は、ＣＰＵが通常行っている仕事Ｅのうち、Ｒ
ＡＭのＲＢＦエリアから画データを取り出し、ランレン
グスを得るためのフローを示したものである。 先に述べた通り、この仕事Ｅも時分割で行なわれるので
、この仕事に入る時、ＣＰＵは、先ず。 ＲＢＦエリアから８ビツトの画データを取り出すべきア
ドレスをＷＫエリアからもってきて、ＣＰＵ内のアドレ
スレジスタＡＤＨにセットする。 続いて、トータルコードレングスカウンタＴＣＬＣに９
６の補数、ビットカウンタＢＴＣＩに８、Ｔカウンタに
６４の補数、ＭカウンタにＯをセットする。ＢＴＣＩは
ＲＢＦエリアから取り出した８ビツトの画データ内に変
化点が存在する場合、その変化点を見つけ出すため、ビ
ット処理を行うとき用いられる８進カウンタである６Ｔ
カウンタは、ターミネーションコードテーブルを引くと
きの０〜６３までのランレングス１′を得るための８ビ
ツト構成のカウンタで最初に６４の補数即ち２５６−６
４がセットされる。Ｍカウンタはメイクアップコードテ
ーブルを引く際の前述Ｍを引数するための８ビツト構成
のカウンタである。尚、トータルコードレングスカウン
タＴＣＬＣについては後述する。 次に、ＣＰｔＪのアキュームレータＡＣＣに取り込んだ
８ビツトの画データが全て「Ｏ」即ち「白」画素データ
であるか否かをプログラムステップｊＳＴＩで判断する
。 ステップＪＳＴＩにおける判断結果がＮＯであればビッ
ト処理に移る。即ち、アキュームレータＡＣＣに取り出
した８ビツト画データに「黒」画素情報が含まれていれ
ば、ＡＣＣにＡＣＣの内容を加えることにより８ビツト
画データを１ビツトシフトする。 その結果キャリが発生（、たか否か、即ち、「白」画素
データから［黒ｊ画素データに移る変化点をステ・・ノ
ブＪ Ｓ Ｔ ２で調べ、その判断結果がＹＥＳであれ
ば「白」のランレングス計数を終了して、後述する第２
２図に示す、テーブルから所定のコード化データを取り
出すためのフローに移行する。 例えば、１ラインの最初の「黒」画素データが存在する
場合はＴカウンタはＯのまま、ステップＪＳＴＩからス
テップ、、Ｊ Ｓ Ｔ ２を経て第２２図のコード化デ
ータを取り出すフローに移行する。 アキュームレータＡ、 ＣＣに取り出された８ビツト画
データ、即ち、１バイトのデータの最初がｒＱＪであれ
ば、Ｊ Ｓ Ｔ ２での判断結果はＮＯとなり、Ｔカウ
ンタに１を加える。即ち、１バイトデータの「白」のラ
ンレングスを計数する。 その結果、Ｔカウンタからキャリが発生したか否か、即
ち、Ｔカウンタに１ビツトを加えたとき合計加算数が６
４ビツトに達したか否かをステ・ツブＪＳＴ３で判断す
る。 このステップ、Ｉ Ｓ Ｔ ３はラインの最初の「白」
ランレングスを計数する場合には関係ないが、次に「黒
」のランレングスコード化処理を実行し、再び二のフロ
ーで「白」のランレングス計数を行う際、関係して来る
。 即ち、以下の説明から次第に明らかとなることであるが
、アキュームレータＡＣＣに取り込まれた８ビツト画デ
ータの途中に変化点がある場合、当然状のランレングス
計数はその残りの分の計数処理を先ず行ったのち、次の
１バイトをＲＢＦエリアからもって来て計数処理を行な
うようになる。 従って、Ｔカウンタには８ビツト以下の端数が入って来
るので、ビット処理を行っている最中、Ｔカウンタに１
を加えたとき、Ｔカウンタに入力した合計ビット数が６
４を超えキャリが発生する場合が生じる。 ステップＪ Ｓｒ３で、そのキャリが発生すれば、メイ
クアップコード作成のためのＭカウンタに１を加え、Ｔ
カウンタを初期値、即ち、２５６−６４にセットしたの
ち、ＢＴＣＩに１ビツト計数処理が終了したことを記憶
しておくため、ＢＴＣＩから１を引く。 １”カウンタに１を加えてもギヤ１ツカ（発生しな（ｊ
れば、直ちにビ・ソ］・カウンタＢＴＣ１カ〜らｌを弓
き、ＢＴＣ＋が「０」になったか苦力）をステップ、Ｉ
Ｓ Ｔ ４で判断する。 このステップＪ Ｓｒ１もステ・ツブＪＳＴ３の場合と
同様、８ビツト以下の端数処理を行なう場合に関係して
来る。 端数処理が糾らないうちは上記動作を繰ＩＪ返し、変化
点が存在すればコード化データを取＋）出すフローに移
行し、Ｔカウンタに合計６４ビ・ソト入れ（ｆ、Ｍカウ
ンタに１を加えＴカウンタ
【こ初期値、Ｉ！ｐち、６４
の補数をセットする。 ステップＪ Ｓｒ１の判断結果がＹＥＳ、１１１１ち、
ビットカウンタＢＴＣＩがＯとなれば端数分のビット処
理が終了したのでバイト処理に入る。 バイト処理は、ステップＪＳＴＩの＄１断結果力でＹＥ
Ｓの場合に行なわれる。 即ち、１バイトデータが全てＯであれｔｆ、Ｔカウンタ
に８を加え、Ｔカウンタからのキヤ１）の発生を調べる
。 その結果、キャリの発生があれば、Ｔカウンタにおける
端数分を考慮した初期設定を行なう。即ち、Ｔカウンタ
の下３桁はそのままにして、上の桁に６４の補数をセッ
トし、Ｍカウンタに１を加える。 Ｔカウンタにおけるキャリの発生がなければ、次の１バ
イトデータをＲＦＢエリアからアキュー（ ムレータＡＣＣに取り込むため、ＲＦＢエリアのリード
アドレスをインクリメントする。 前述した通り、１ライン分の画データはＲＡＭの４００
０〜４ＯＦＦ番地、あるいは４１００〜４１ＦＦのＲＦ
Ｂエリアに記憶されているので、上記１バイトデータを
そのＲＦＢエリアから取り出したとき、そこでｌライン
分が終る場合がある。これを調べるため、ＲＦＢエリア
のリードアドレスをインクリメントしたとき、そのアド
レスレジスタからキャリが発生したか否かをステップＪ
Ｓｒ６で判断する。 判断結果がＮｏであれば、以上の動作を繰り返す。ＹＥ
Ｓであれば、ＲＦＢエリアから１ライン分の画データが
全て取り出され、そのランレングス計数処理が終了した
ことになるので、テーブルからＷＨＩＴＥコードを取り
呂すフローに移行する。 第２２図（ａ）、（ｂ）は、そのランレングス計数結果
の基づいてテーブルからＷＨＩ丁Ｅコードを取り出すた
めのフローチャートである。 先ず、メイクアップコードの要否を調べる。即ち、Ｍカ
ウンタの内容を調ベステップＪ Ｓｒ７でＭ＝Ｏか否か
を判断する。 その判断結果がＹＥＳであれば、メイクアップコードの
作成は不要なので、直ちにターミネーションコード作成
に入る。 即ち、第２１図のフローでＴカウンタにストアされた値
下を基に、テーブルを引き所定のブロックデータを取り
出す。 前述したように、このとき取り出されるブロックデータ
は、３バイト構成で、第１バイトにはそのコードレング
ス、第２、第３バイトにはＷＨＩＴＥターミネーション
コードが入っている。 そこで先ず、このコードレングスをコードレングスレジ
スタＣＬＲに入れ、これをトータルコードレングスカウ
ンタ丁ＣＬＣに加える。 このトータルコードレングスカウンタＴＣＬＣはフィル
ビット発生の要否を判断するために必要となる。即ち、
前述したように、１ライン分のコード化データを伝送す
るとき、最小伝送時間を保証するため、１ラインを所定
ビット数例えば、９６ビツト以上にして伝送しなければ
ならない。このため、ｌライ２分の画データのフード化
圧縮率が高い場合には、ワイルビットを付加する必要が
ある。 そこで、ランレングスに応じてコード化データを作成す
る毎に、そのコードレングスを累計し、１ライン分のコ
ードレングスを監視している。 このトータルコードレングスカウンタＴＣＬＣには、第
２１図のフローを実行する際、９６の補数がセットされ
る。 ステップＪ Ｓｒ８での判断結果がＹＥＳであればフィ
ルビット発生は必要ないので、ノンフィルフラグＮＦＦ
を立てる。 テーブルから取り出したコード化データは１ビツトづつ
ＲＡＭのＦＩＦＯエリアに転送される一方、そのデータ
が８ビツト転送される毎にＦＩＦＯエリアから送受信情
報入出力部■への出力が可能となる。 前述したように、ＦＩＦＯエリアとしては、ＲＡＭの４
２００番地以下３２バイトが使用され、ＦＩＦＯが機能
するためには更に、そこに１バイトデータを書き込む際
のアドレスを記憶するライトアドレスレジスタＷＡＲ１
１バイトデータを読み出す際のアドレスを記憶するリー
ドアドレスレジスタＲＡＲ、コード化データを１ビツト
づつ書き込む際１バイトのデータのうち何ビット目まで
が書き込まれたかを記憶するビットカウンタＢＴＣＩＩ
が必要となる。 これらの構成要素の共同作業によって、コード化データ
はＦＩＦＯエリアの所定のライトアドレスに順次書き込
まれて行き、また、ＦＩＦＯエリアに書き込まれたデー
タは所定のリードアドレスから送受信情報入出力部■に
１バイトづつ読み出されて行く。 ライトアドレス及びリードアドレスは０〜３２を絶えず
循環し、ＦＩＦ○エリアにはニジドレスにデータの書き
込み及び読み出しが行なわれる。 但し、このときの条件として、Ｆ Ｉ Ｆ Ｏエリアに
書き込まれたデータを破壊しないため、（１）ライトア
ドレスがリードアドレスを追い越してはならない。また
、ＦＩＦＯエリアを空にしないため、（２）ライトアド
レスはリードアドレスに追い越されてはならないと云う
２つの条件があり、この２つの条件が満足されなくなる
と本実施例は意味をなさなくなる。言い換えれば、本実
施例においては、上記２つの条件が必ず満足されるよう
に構成されている点に重要なポイントがある。 さて、ステップＪ Ｓｒ１ではＦＩＦＯエリアの所定の
アドレスにコード化データが現在書き込まれつつあるが
否かを判断し、書き込み中の場合にはテーブルから取ｊ
７出したコード化データの次の１ビツトをＦＩＦＯエリ
アに書き込む。 ステップＪ ＳＴ９での判断結果がＹＥＳ、即ち、その
アドレスにはまだ１ビツトも書き込まれていない場合は
ステップＪＳＴＩＯでリードアドレスとライトアドレス
が一致しているか否か判断する。 その判断結果がＹＥＳ、即ち、リードアドレスがライト
アドレスに一致していれば、そのアドレスからデータが
読み出されるまでデータの書き込みを禁止してデータの
破壊を防ぐ。 ＦＩＦＯエリアへの書き込みが可能になると、コード化
データを１ビツト転送し、ビットカウンタＢＴＣＩＩか
ら１を引く。 ステップＪＳＴＩＩでビットカウンタＢＴＣＩＩが０に
なったか否か、即ち、ＦｒＦ○エリアの所定のアドレス
にデータ８ビツトが入ったか否かを判断する。 その判断結果がＮｏならば転送したビット数を監視する
ためにコードレングスレジスタＣＬＲから１を引く。 ステップＪＳＴ１２で、そのコードレングスが０になっ
たか否か、即ち、コード化データが全てＦＩＦＯに転送
されたか否かを判断する。 その判断結果がＮＯ５即ち、テーブルから取り出したコ
ード化データが未だ全てＦＩＦＯエリアに転送されてい
なければ、再びそのコード化データを１ビツトＦＩＦ○
エリアに転送する上記処理を繰り返す。 このとき、ステップＪＳＴＩＩの判断結果がＹＥＳ、即
ち、ＦＩＦＯの所定のアドレスにデータが８ビット入っ
た場合には、ビットカウンタＢＴＣ■を８にセットし、
ライトアドレスレジスタＷＡＲに１を加えて、ライトア
ドレスを更新する。 前述したように、ＦＩＦＯエリアにはエンドレスにデー
タの書き込み、読み出しが行なわれるので、ＦＩＦＯエ
リアの最終アドレスにデータの書、き込みを行なったな
らば、次のデータはＦＩＦＯエリアの先頭アドレスに書
き込まなければならない。 このため、ライトアドレス更新の際、ステップＪＳＴＩ
３でライトアドレスレジスタＷＡＲのオーバーフローを
判断し、もし判断結果がＹＥＳ、即ち、オーバーフロー
があれば、ライトアドレスレジスタＷＡＲに先頭アドレ
スをセットする。判断結果がＮｏならば、そのままコー
ドレングスレジスタＣＬＲから１を引く。 次に、ステップＪＳＴ１４で、コードレングスレジスタ
ＣＬＲがＯになったか否か、即ち、コード化データの転
送が全て終了したか否かを判断する。 その判断結果がＮＯ１即ち、まだ終了していない場合は
、次のデータの書き込みが可能か否かをステップＪＳＴ
ＩＯで判断し、上記処理を繰り返す。 テーブルから取り出したコード化データの転送が全て終
了した場合は、Ｔカウンタに初期値をセットする。 次に、ステップＪＳＴ１５でメモリ空フラグＭＥＦがセ
ットされているか否かを判断する。 このフラグＭＥＦは、前述第２１図に示した、ＲＢＦエ
リアから「白」の画データを取り出し、ランレングスを
計数するフローで、丁度その画データ１バイトを取り出
した時点で、１ライン分の画データの取り出しが終了し
たとき、セットされる。 従って、ｌライン最後のコード化データがＦＩＦＯエリ
アに転送されれば、ステップＪＳＴ１５における判断結
果がＹＥＳとなり、同期コードＥＯＬ発生のフローに移
行する。 一方、ステップＪＳＴ１５における判断結果がＮＯであ
れば、次は「黒」の画データをＲＢＦエリアから取り出
し、ランレングス計数するフローに移行する。 以上は、ＭカウンタがＯの場合の動作説明であるが１Ｍ
カウンタがＯでない場合、即ち、メイグアップコードを
作成する必要がある場合は、Ｍカウンタの内容Ｍをアド
レスとしてテーブルを引く第２２図（ｂ）に示すフロー
に移行する。 それ以降の動作はターミネーションコード作成の場合と
同様で、そのコードレングスをコードレングスレジスタ
ＣＬＲにセットし、更にそのコードレングスをトータル
コードレングスカウンタＴＣＬＣに加え、キャリの発生
を見て、発生した場合にはフラグＮＦＦを１にセットし
、発生しなければそのままビットカウンタＢＴＣｎがＯ
か否かをチエツクする。 その結果、ビットカウンタＢＴＣｎがＯでＦＩＦＯエリ
アのそのアドレスに初めてコード化データを転送する場
合には、そのアドレスにデータの書き込みが可能か否か
をチエツクし、書き込みが可能になるまで待機する。ま
た、そのアドレスは既にコード化データの転送が行なわ
れている場合には、直ちに、次の１ビツトをＦＩＦＯエ
リアに転送する。 その間、ビットカウンタＢＴＣＩ［を用いてＦＩＦＯエ
リアに８ビツト転送されたか否かをチエツクし、またコ
ードレングスレジスタＣＬＲを用いて、そのときのコー
ド化データが全てＦＩＦ○エリアに転送されたか否かを
チエツクしている。 ＦＩＦＯエリアにコード化データが８ビツト転送された
場合、即ち、ＦＩＦＯエリアの所定アドレスが所定の１
バイトデータで満された場合は、次のアドレスにコード
化データを転送するため、ライトアドレスの更新を行な
う。 このとき、先に転送したデータがＦＩＦＯエリアの最終
アドレスの場合には、次のデータをＦｉＦＯエリアの先
頭アドレスに転送しなければならないので、ライトアド
レスレジスタに再び先頭アドレスをセットし直す６ Ｍカウンタの内容Ｍに基づいて、テーブルから取り出さ
れたメイクアップコード化データのＦＩＦＯエリアへの
転送処理が終わらないうちは以上の処理を繰り返し、終
了した場合は、前述第２２図（ａ）に示したターミネー
ションコード化データの転送処理を実行する。 このようにして、［白Ｊの画データの圧縮化処理が終了
すれば、今後は「黒」の画データの圧縮処理に入る。 第２３図は、そのために、「黒」ランレングスを計数し
て、Ｔ、Ｍを取り出すためのフローである。 このフローに入る場合は必ず前述した第２１図のフロー
を実行した後なので、各レジスタ、カウンタにはそれま
でに実行したフローに基づく所定の値が入っている。 即ち、Ｔカウンタには初期値、ＭカウンタにはＯ、ビッ
トカウンタＢＴＣｌには、第２１図のフローを実行した
ときの残りの端数ビット、ＣＰＵのアキュームレータＡ
ＣＣには、それに対応する［黒Ｊの画データに入ってい
る。 更に正確には、第２１図のフローで「白」のランレング
スの計数を終了したとき、ＲＢＦエリアからアキューム
レータＡＣＣに転送された８ビツトの画データのうちの
「黒」の画データは１ビツトだけシフトアウトされ、残
りはそのままの状態でアキュームレータＡＣＣ内に保持
されている。また、８ビツトの画データから「白」画素
データを取り除いた残り、即ち、「黒」画素データのビ
ット数は、ビットカウンタＢＴＣＩ内に記憶されている
。 従って、第２２図のフローを実行して、このフローに移
行したときには、先ず、Ｔカウンタに１を加え、ビット
カウンタＢＴＣＩがらｌを引き、その結果、ビットカウ
ンタＢＴＣＩが０になったが否か、即ち、端数分のラン
レングス計数処理が終了したか否かをステップＪＳＴ１
６で判断する。 その判断結果がＮｏ、即ち、未だ端数分が残っていれば
、アキュームレータＡＣＣにアキュームレータＡＣＣの
内容を加えることにより、１ビツトシフトする。 この場合には、「黒」のランレングスを計数処理してい
るので、変化点があれば、そのときにはＡＣＣから「０
」がシフトアウトされる。 従って、ステップＪＳＴ＋７で、今度はキャリｒＱＪの
発生を判断して、もし、キャリ［ＯＪの発生があれば、
ランレングス計数を終了してコード化データをＦＩＦ○
エリアに取り出す処理に移行する。 ステップＪＳＴ１７での判断結果がＮＯであれば、Ｔカ
ウンタに１を加え、その値Ｔが６４を越えたか否かをス
テップＪＳＴ１８で判断する。 その判断結果がＹＥＳ、即ち、６４を越えた場合にはＭ
カウンタに１を加え、Ｔカウンタに初期値をセットした
のち、ビットカウンタＢＴＣＩから１を引く。 未だ、６４を越えていなければ、直ちにビットカウンタ
ＢＴＣＩから１を引く。 その結果、ビットカウンタＢＴＣＩが０か否か、即ち、
端数分の処理が終ったか否かをステップＪＳＴ１９で判
断する。 ステップＪＳＴＩ９の判断結果がＮｏ、即ち、端数分の
処理が終っていなければ、アキュームレータＡＣＣの内
容をシフトする上記動作を繰り返し実行する。 ステップＪＳＴＩ９の判断結果がＹＥＳ、即ち、端数分
の処理が終っていれば、ビットカウンタＢＴＣＩに８を
セットし、リードアドレスレジスタＲＡＲに１を加え、
ＲＢＦエリアのリードアドレスを更新する。 その結果、リードアドレスレジスタＲＡＲからキャリが
発生したか否かをステップＪＳＴ２０で判断する。 その判断結果がＹＥＳであれば、１ライン分の画素デー
タは全て取り出されたことになるので、メモリ空フラグ
ＭＥＦをセットし、そのときのＴ、Ｍを基に、コード化
データの作成に取りかがる。 ステップＪＳＴ２０での判断結果がＮｏであれば、ＲＢ
Ｆエリアから１バイトデータをＣＰＵのアキュームレー
タＡＣＣ内に取り込み、その画素データが全て「ｌ」で
あるか否かを調べる。 ステップＪＳＴ２０での判断結果がＹＥＳであれば、バ
イト毎の処理に移る。また、Ｎｏであれば、その１バイ
トデータ内に変化点が存在するので、前述したアキュー
ムレータＡＣＣにＡＣＣの内容を加えるビット毎の処理
を再び繰り返す。 バイト処理に移った場合には、Ｔカウンタに８を加えス
テップＪＳＴ２２でキャリが発生したか否か、即ち、６
４を越えたか否かを判断する。 Ｔカウンタに８を加えることにより、６４を越えた場合
、その越えた分はこのフローの最初の段階で処理した端
数分に等しく、その値はそのままＴカウンタにセットさ
れる。 従って、その端数分を残すため、Ｔカウンタの下３桁を
そのままにして上の桁に初期値、即ち、６４の補数をセ
ットすれば、Ｔカウンタには処理した端数分の計数値が
記憶される。 次に、Ｍカウンタに１を加えたのち、再び次の１バイト
データをＣＰＵ内に取り込むため、リードアドレスレジ
スタＲＡＲに１を加え、リードアドレスを更新する。 このようにして、「黒」のランレングスを計数した結果
がＴカウンタおよびＭカウンタに得られたのちは、その
値Ｔ、Ｍをアドレスとしてテーブルを引き、「黒」のコ
ード化データをＦＩＦＯエリアに転送する第２４図（ａ
）、（ｂ）に示すフローに移行する。 この第２４図（ａ）、（ｂ）に示すフローは、テーブル
から取り出すデータが「黒」のコード化データに代った
だけで、第２２図（ａ）、（ｂ）に示したフローと処理
手順には全く変わりがないので、その詳細な説明は省略
する。 第２４図（ａ）、（ｂ）のフローを実行した際、１ライ
ン分のコード化処理が全て終った場合には、第２５図に
示す同期コードＥＯＬ作成のフローに移行し、末だ１９
４２分の処理が終っていなければ、次は再び「白」のコ
ード化処理になるので、前述した第２１図のフローに戻
る。 第２５図は同期コードＥＯＬ作成のフローを示したもの
で、前述した通り同期コードＥＯＬは＋１４９のＯと１
から成るので、この１１個のＯを計数するために１１進
カウンタを用意し、そこに初期値１１をセットする。 次に、１９４２分のコード化データが所定数以下の場合
には同期コードＥＯＬの前にフィルビットを付加する必
要があるので、ノンフィルフラグＮＦＦがセットされて
いるか否かを調べる。 このフラグＮＦＦは、第２２図あるいは第２４図のフロ
ーを実行した際、コード化データが所定数以上になれば
、セットされるので、ステップＪＳＴ３０での判断結果
がＹＥＳであれば、直ちに同期コードＥＯＬの作成にと
りかかる。 即ち、「Ｏ」を１ビツトＦＩＦＯエリアに転送し、１１
進カウンタから１を引き、ステップＪＳＴ３１でＦＩＦ
Ｏエリアに転送したｒＱＪが１１個になったか否かを判
断する。 その判断結果がＮｏであれば、ビットカウンタＢＴＣＩ
Ｔから１を引くことにより、ＦＩＦＯエリアに１バイト
転送されたか否か、ステップＪＳＴ３２で判断し、その
判断結果がＮｏ、即ち、未だ１バイト転送されていなけ
れば、再び「０」を１ビツトＦＩＦＯエリアに転送する
動作を繰り返す。 ＦＩＦＯエリアに１バイト転送されれば、ビットカウン
タＢＴＣＩ［に８をセットし、ライトアドレスレジスタ
ＷＡＲに１を加算して１−ＩＦ○ライトアドレスを更新
する。 その際、レジスタＷＡＲからキャリが発生したか否かを
ステップＪＳＴ３３で判断し、その判断結果がＹＥＳの
場合には、レジスタＷＡＲに初期値をセットする。 そのあと、ステップＪＳＴ３４でライトアドレスとリー
ドアドレスの一致を見ることにより、ＦＩＦＯエリアへ
の書き込みが可能か否かを判断し、書き込み可能になれ
ば、再び「０」を１ビツトＦＩＦＯエリアに転送する処
理を繰り返す。 ところで、ステップＪＳＴ３０での判断結果がＮｏ、即
ち、フィルビットの付加が必要な場合には、次のステッ
プＪＳＴ３５で新しいＦＩＦＯライトアドレスにフィル
ビット、即ち、「０」を入れるのか、既に途中までデー
タの入っているアドレスにフィルビットを入れていくの
か判断し、新しいアドレスに入れる場合には、ステップ
ＪＳＴ３６で、その新しいアドレスへの書き込みが可能
なのか否かを判断し、可能であれば、「０」をＦＩＦＯ
エリアに転送する。 このとき、トータルコードレングスカウンタＴＣＬＣに
１を加え、その結果が所定ビット数に達したか否かをス
テップＪＳＴ３７で判断する。 その判断結果がＮｏ、即ち、未だ所定ビット数に達して
いなければ、ビットカウンタＢＴＣＩＩから１を引き、
ステップＪＳＴ３８で、ＦＩＦＯエリアの所定のアドレ
スにデータが１バイト入ったか否かを判断し、入ってい
なければ、そのアドレスに「０」を転送する動作を繰り
返す。 そのアドレスに１バイト転送されれば、ビットカウンタ
ＢＴＣｎを８にセットし、ライトアドレスレジスタＷＡ
Ｒ１：１を加える。 ステップＪＳＴ３９で、そのときレジスタＷＡＲからキ
ャリが発生したか否かを判断し、キャリが発生した場合
にはＦＩＦＯエリアの最終アドレスにデータの転送が行
なわれたことにより、次の１バイトデータは先頭アドレ
スに転送しなければならないので、ライトアドレスレジ
スタＷＡＲに初期値即ち先頭アドレスをセットする。 このようにして、フィルビット即ちｒＱＪ をＦＩＦ○
エリアに１ビツトづつ転送し、そのトータルコードレン
グスが所定数に達すれば、ステップＪＳＴ３７での判断
結果がＹＥＳとなり、そのあとに同期コードＥＯＬを付
加するため、上述したように１１個のＯをＦＩＦＯエリ
アに転送する。 その結果、ステップＪＳＴ３１での判断結果がＹＥＳと
なるので、ビットカウンタＢＴＣＩＩかも１を引く。 このときもまた、ＦＩＦＯエリアの所定のアドレスに１
バイト転送されたか否か、転送された場合にはアドレス
更新の際、そのアドレスを先頭アドレスに戻す必要があ
るか否か、次のデータがＦＩＦＯエリアの更新したライ
トアドレスに書き込むことが可能か否かをステップＪＳ
Ｔ４０〜ＪＳＴ４２で判断し、その判断結果に基づいた
処理を施したのち、同期コードＥＯＬの最後のｌをＦＩ
ＦＯエリアに転送する。 転送後は、ビットカウンタＢＴＣＩＩから１を弓くと共
に、上述同様にしてステップＪＳＴ４３で、カウンタＢ
ＴＣ■に８をセットする必要があるのか否か、ステップ
ＪＳＴ４４でライトアドレスをＦＩＦＯエリアの先頭ア
ドレスに戻す必要があるのか否かを判断し、その判断結
果に基づいた処理を施したのち、次の１ラインのコード
化処理を行なうために、第２１図のフローに戻る。 以上のようにして、ＲＢＦエリアに記憶された画データ
は１バイトづつＣＰＵ内に取り出されデータ圧縮された
のち、ＦＩＦ○エリアに貯えられて行く。 第２６図は、このようにしてＦＩＦＯエリアに貯えられ
たコード化データを１バイトづつ送受信情報入出力部■
に転送するための仕事Ｃの動作手順を示したものである
。 この仕事Ｃは前述した通り、送受信情報入出力部■に転
送された８ビツトのデータをシリアルにモデムに出力す
る毎に送受信情報入出力部■から発生する割込要求信号
１□ｌｔｃにより実行される。 この割込要求信号、ｉｎｔ、は、例えば、伝送速度を４
８００ ｂ ｐ ｓとした場合、８／４８００ （ｓｅ
ｃ ） ＝ １゜６（鳳ｓｅｃ ）毎に発生する。 割込要求信号１ ｎ Ｌ ｅが発生すると、ＣＰＵはそ
れまで実行していた仕事りあるいはＥを中断し。 それまでにＣＰＵ内の各カウンタ、レジスタ等に入って
いたデータをＲＡＭのＷＫエリアに退避させる。 次に、ＦＩＦＯエリアのリードアドレスをＷＫエリアか
らもってきて、ＣＰＵのリードアドレスレジスタＲＡＲ
にセットし、ＦＩＦＯエリアのそのアドレスからデータ
１バイトを送受信情報入出力部■に転送し、リードアド
レスを更新するため、レジスタＲＡＲに１を加える。 その結果、前述したＦＩＦＯエリアにデータを書き込む
場合と同様、レジスタＲＡＲからキャリが発生して、Ｆ
ＩＦＯエリアの最終アドレスを越えた場合には、レジス
タＲＡＲに初期値をセットしたのち、また、レジスタＲ
ＡＲからキャリが発生しない場合には、そのアドレスを
ＷＫエリアに格納する。 そのあと、先に退避したデータを再びＣＰＵ内に戻して
割込前の仕事りあるいはＥに戻る。 受信モード 受信時においてＣＰＵが行なう包括動作フローは既に第
１５図に示したが、この処理を実行するためにＣＰＵは
以下に述べる各割込要求に応じて各仕事Ｆ〜■を時分割
で実行する。 即ち、受信時、ＣＰＵには前述第１１図で説明した送受
信情報入出力部■から発生する割込要求信号ｉ ｎ ｔ
、の他のタイミング信号発生部■から発生する同期信号
Ｓ、による割込要求信号１ｎＬｔ、同期信号Ｓ、による
割込要求信号１ｎｔｈが信号線ＩＮＴを介して入力する
。その割込要求信号１ｎ１１〜ｊｎｔｈに応じて仕事を
行なうときの優先順位は、Ｆ＞Ｇ＞Ｈの順であり、常時
は仕事Ｉを実行している。 次に、これらの仕事Ｆ−１の概要を第２７図の画データ
処理経路図を参照して説明する。 〔仕事Ｆ１ 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは仕事Ｆを実行する。 その仕事内容は、前述したＲＡＭのＲＢＦエリア【ある
いはＨに１ライン分の復号化された画素データがストア
されたことを示すメモリフルフラグＭＦＦＩあるいは■
がセットされていれば、そのフラグＭＦＦをリセットす
ると共に、データ読み出しフラグＤＲＦ ＋あるいは■
をセットし、メモリフルフラグＭＦＦＩあるいは■がリ
セットされていれば、そのフラグＭＦＦをリセットする
ことである。 このデータ読み出しフラグＤＲＦ ＩあるいはＤは、以
下に述べる仕事Ｈを行なう際に参照される。 ［仕事Ｇ］ 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは仕事Ｇを実行する。 その仕事内容は、第２７図の画データ処理経路図に示す
ように、モデムＭＤＭから送受信情報入出力部■に受信
画データが８ビツト入力したとき発生する割込要求信号
ｉｎｔ、により、その８ビツトデータ、即ち、１バイト
データを前述したＦＩＦＯエリアに転送し、その所定ア
ドレスに書き込むことである。 ＦＩＦＯエリアに転送された受信画データは、次の仕事
■で画素データに復号化されＲＢＦエリアに転送されて
貯えられる。 〔仕事Ｉ］ これは通常ＣＰＵが実行している仕事で、ＲＢＦエリア
Ｉあるいはｎが空で、メモリ空フラグＭＥＦｒあるいは
■がセットされていれば、それをリセットしたのち、Ｆ
ＩＦＯエリアから画データをＣＰＵ内に取り込み、復号
化を行ない、その復号化した画データを順次ＲＢＦエリ
アに転送し貯えて行く。１ライン分の復号化が終了した
時点で、受信画データの誤りの有無をチエツクし、誤り
がなければメモリフルフラグＭＦＦＩあるいは■をセッ
トする。 〔仕事Ｈ〕 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは前記データ読み出しフラグＤＲＦ ！あるいは■が
セットされている場合にのみ、その割込要求を受は付は
仕事Ｈを実行する。 その仕事内容は、受信画記録部■の副走査用パルスモー
タを１ステップ進めること、及びＲＢＦエリアから８ビ
ット単位で復号化された画データを２５６ビツト受信画
出力部■に出力することである。 但し、副走査線密度によって、その仕事を行なうタイミ
ングが多少異なり、副走査線密度７．７本／ｍの場合は
、フラグＤＲＦがセットされているとき、信号１ｎｔｈ
の割込要求毎にパルスモータを１ステップ進め、８回の
割込みで１ライン分の画データを受信画出力部ｍに出力
し終る。副走査線密度３．８５本／ＩＩＩＩ＋の場合は
、フラグＤＲＦがセットされているとき、信号ｊ ｎ
ｔｈの一つ置きに割込要求を受は付け、パルスモータを
１ステップ進める一方、信号１ｎｔｈの１６回の発生で
１ライン分の画データを続けて２回受信画出力部ｍへ出
力する。 第２８図は副走査線密度３．８５本／ｍの場合における
各仕事Ｆ〜■のタイムチャートの一例を示したもので、
ＣＰＵがＦ Ｉ ＦＯエリアから画データを８ビツトづ
つ取り込み、復号化を行なってラインバッファＲＢＦエ
リアに順次転送する仕事■を実行している間に、例えば
、同期信号Ｓ１およびＳ。 による信号ｉｎｔ、および１ｎｔｈの割込要求がかかる
と、先ず、データ読み出しフラグＤＲＦをセットあるい
はリセットする仕事Ｆを実行し、そのあと副走査用パル
スモータを１ステップ進めると共に、ＲＢＦエリアから
復号化された画データを受信画出力部ｍへ出力する仕事
Ｈを実行する。その間、モデムＭＤＭからはシリアルに
受信画データが送受信情報入出力部■に入力し、前述し
たように、そこに８ビツトのデータが入力する毎に、送
受信情報入出力部■は割込要求信号ｉｎｔ、を発生する
。 この割込要求信号ｉｎｔ、がＣＰＵに入力すると、ＣＰ
Ｕは仕事Ｈあるいは■を中断して送受信情報入出力部■
に入力した８ビツトのデータをＦＩＦＯエリアに転送す
る仕事Ｇを実行する。 この仕事Ｇを終えたあとは再び仕事ＨあるいはＩに戻る
。 割込要求信号ｉｎｔゎによる８回の割込要求によって、
ＲＢＦエリアがら１ライン分の画データを受信画出力部
ｍへ出力すると、再び信号１ｎｔ７の割込要求毎に同じ
ｌライン分の画データを受信画出力部ｍに出力し、受信
画記録部■では画データの２度書きを行なう。 次に、以上に説明した仕事の更に詳細な処理手順を第２
９図以下に説明する。 第２９図は、モデムＭＤＭから送受信情報入出力部■に
入力（だ８ビツトのデータをＦＩＦＯエリアに転送する
仕事Ｇのフローチャートである。 前述したようにモデムＭＤＭから送受信情報入出力部■
にデータが８ビツト入力すると、割込要求信号ｉｎｔ、
が発生する。 この割込要求信号ｉｎｔ、も送信モードの場合と同様、
例えば、伝送速度を４８００ ｂ ｐ ｓとした場合、
８／４８００ （ｓｅｃ） ＝１．６ （ｍｓｅｃ）毎
に発生する。 この割込要求信号ｉｎｔｇを受は付けると、ＣＰＵはそ
れまで行なっていた仕事ＨあるいはＩを中断してこの仕
事に入る。 即ち、ＣＰＵは、それまで実行していたプログラムで使
っていた各カウンタ、レジスタ等内の内容を、再びその
プログラムに戻った際に使用できるようにするため、Ｒ
ＡＭのＷＫエリアに退避させる。 また、ＷＫエリアからＦＩＦ○エリアのライトアドレス
をもってきて、ＣＰＵ内のアドレスレジスタＡＤＲをセ
ットする。 次に、送受信情報入出力部■に入力したデータ８ビツト
を取り込み、ＰＩＦ、Ｏエリアに転送し、そのアドレス
内に書き込む。 転送後、アドレスレジスタＡＤＨに１を加え、キャリの
発生を調べる。 キャリが発生した場合には、ＦＩＦＯエリアの最終アド
レスに上記１バイトデータを書き込んだことになり１次
のデータは、ＦＩＦＯエリアの先頭アドレスに書き込ま
なければならないので、アドレスレジスタＡＤＲに初期
値をセットしてこれをＷＫエリアに格納する。 また、キャリの発生がなければ、そのままライトアドレ
スをＷＫエリアに格納する。 そのあと、前の仕事に戻るため、先に退避させた内容を
再びＣＰＵ内にセットする。 このようにして、ＦＩＦＯエリア内に貯えられたコード
化データは、次に仕事Ｉで復号化される。 第３０図は、その仕事■における、受信したコード化デ
ータを基にテーブルを引いてランレングス（２進数）を
取り出すためのフローを示したものである。 このフローに入ると、ＣＰＵは先ずレジスタ類の初期設
定を行なった後、ＦＩＦＯエリアからコード化データの
取り出しが可能か否かチエツクし、ＦＩＦＯエリアにデ
ータがストアされて取り出すことが可能になれば、その
データを８ビツトＣＰＵ内のデータレジスタＤ Ｒ＋に
取り込む。 コード化データに基づいてテーブルを引き、そのコード
化データに対応したランレングスを取り比すとき、本実
施例では、後述するようにコード化データの先頭ビット
が１で始まる場合、先頭ビットはＯで２ビツト目に１が
来る場合、２ビツト目まで０で３ビツト目に１が来る場
合、・・・ ・・・に前記衣１．２に示したＷＲＩＴＥ
コード及びＢＬＡＣＫコードをグループ分けして、その
コードに対応したランレングスを取り出すためのテーブ
ルを構成している。 従って、今、ＦＩＦＯエリアからデータレジスタＤＲ，
に取り込んだコード化データの先頭部分にＯが何ビット
付加されているか調べる必要があるので、このためＯカ
ウンタを用意する。 前記衣からも明らかなように、コード化データの先頭部
分に付加されるＯは最大７ビツトであり。 Ｏが８ビツト以上付加されれば、そのコードは同期コー
ドである。 従って、その０カウンタには最初８をセットしておく。 次に、データレジスタＤＲ，内のコード化データの先頭
部分に何ビットのＯが付加されているか調べるため、デ
ータレジスタＤＲ，のコード化データをアキュームレー
タＡＣＣに転送し、１ビツトシフトする。 シフトして取り出されたキャリを１ビツトメモリに記憶
する。 また、１ビツトシフトされたコード化データは、後１こ
順次取り出して調べていく必要があるので、再びデータ
レジスタＤＲ，に戻してストアしておく。 このとき、コード化データの何ビットまで取り出された
かを記憶しておく必要があるので、初期設定で８にセッ
トされたビットカウンタＢＴＣＩＩから１を引く。 データレジスタＤＲ，に取り込んだコード化データの８
ビツト分全てが取り出された場合には、データレジスタ
Ｄ Ｒｔに次の８ビツト分を取り込む必要があるので、
その場合には、第３１図に示すサブルーチンＦＩＦＯＲ
ＥＡＤを実行する。 そのあと、先にコード化データを１ビツトシフトして取
り出したキャリがｒＯＪかｒ１４かをチエツクし、ｒｌ
Ｊの場合には、テーブルを引いてランレングスを取り出
すためのフローに移る。 キャリが「０」であれば、Ｏカウンタがら１を引き、そ
の計数値が７以下の場合、再びコード化データをシフト
してｒＱＨの数を計数するフローを繰り返し実行する。 この場合、コード化データ先頭部分に「０」が８ビット
続けば、Ｏカウンタから】引いた結果がＯとなり、その
コード化データは、同期コードであることが判るので、
受信データの誤りチエツク、この場合、コード化データ
先頭部分にｒＱＪが８ビット続けば、Ｏカウンタがら１
引いた結果が０となり、そのコード化データは、同期コ
ードであることが判るので、受信データの誤りチエツク
。 およびリターン符号の検出動作を行なう９コード化デー
タのシフトを行なうことにより、キャリｒｌＪが発生し
た場合は、０カウンタの内容をアドレスとして第１テー
ブルＴ１を引くプログラムステップ５Ｔ５０を実行する
。 テーブルは「白」のコード化データに対応するランレン
グスを取り出すためのテーブルと「黒」のコード化デー
タに対応するものとの２つに分かれており、両者はほぼ
同様に構成され、「白」の場合のテーブルの構成は、第
３０図（ｂ）に示す通りである。即ち、ＲＯＭの所定エ
リアに設けられた第１テーブルＴ１および第２テーブル
Ｔ、から成り、第１テーブルＴ、には、アドレス１〜８
に第２テーブルＴ！の先頭アドレスを示すＷＨｆｆ〜Ｗ
Ｈ，がストアされている。 第２テーブルＴ１は、コード化データの先頭部分に付加
される０のビット数毎のブロックに分けられ、各ブロッ
クには、そのコード化データに対応したランレングスを
取り出すために必要なデータが入っている。 １！３０図（ｃ）は、その第２テーブルＴ、のうち、コ
ード化データの先頭１ビツトのみがＯの場合、即ち、ア
ドレスＷＨ１からＷＨ，に至るまでのテーブルを示した
ものである。 以下、第３０Ｓ（ａ）のプログラムステップ５Ｔ５０以
下のフローを説明するに当っては、先頭１ビツトのみが
Ｏのコード化データのランレングスを取り出す場合を例
にとって、第３０図（ｂ）、（Ｃ）のテーブルを参照し
ながら説明して行く。 ステップ５Ｔ５０に入るまでのフローで、コード化デー
タは２ビツト「０．１ノがシフトされ、Ｏカウンタの内
容は７、ビットカウンタＢＴＣｍの内容は６になってい
る。 従って、ステップ５Ｔ５０で第１テーブルＴ１のアドレ
ス７からデータＷＨ，を取り出すことができる。 次に、ステップ５Ｔ５１，５Ｔ５２でそのデータを基に
第２テーブルＴ、のアドレスＷＨ，からデータ２を取り
出し、そのデータ２をデータレジスタＤＲ１にセットす
る。 第２テーブルＴ２のアドレスＷＨ，に２が入っているい
る理由は、以下の説明から明らかになることであるが、
前記表１．２を見て判る通り、コード化データの先頭部
分に「０．１」が来た場合、次に続くデータビット数は
必ず２ビツト以上である。つまり、ｒｏ、ＩＪで始まる
コード化データは４ビツト以上であるためである。 ステップ５Ｔ５３では、以下のステップで所定のデータ
を入れるため、データレジスタＤＲ２をクリアする。 次いで、ステップ５Ｔ５４でデータレジスタＤＲの内容
をアキュームレータＡＣＣに移してシフトし５ステツプ
５Ｔ５５で、そのシフトしたデータを再びデータレジス
タＤＲ，に戻すと共に、ステップ５Ｔ５６で先にクリア
されたデータレジスタＤＲ，に、そのシフトされた１ビ
ツトのデータを入力する。 この結果、データレジスタＤＲ，内のコード化データは
、３ビツトまでシフトされているので、それを記憶して
おくため、ステップ５Ｔ５７で、ビットカウンタＢＴＣ
ＩＩがらｌを引く。 判断ステップ５Ｔ５８の判断結果はＮＯで、ステップ５
Ｔ５９に移り、再度ステップ５Ｔ５４〜５Ｔ５９を繰り
返し実行する。 従って、２度目にステップ５Ｔ５９を実行した段階では
、データレジスタＤＲ，にはコード化データの残り４ビ
ツト分のデータが、データレジスタＤＲ，にはコード化
データの３．４ビツト目のデータが入っており、また、
ビットカウンタＢＴＣ■の内容は４、データレジスタＤ
ＲｓはＯになっている。 この結果、ステップ５Ｔ６０での判断結果がＹＥＳで、
ステップ５Ｔ６１に移る。 ステップＳ Ｔ６１で、第２テーブルアドレスＷＨにデ
ータレジスタＤ Ｒ２の内容を加算し、ステップ５Ｔ６
２．５Ｔ６３で、更にその加算結果に１を加えて第２テ
ーブルを引く。 例えば、コード化データの第３．４ビツト目が、「Ｏｌ
ｏ」即ちｏであれば、ＷＨ，＋。、、、ｒＱ、１」であ
れば、Ｗ Ｈ＋−１−ｔ 、 ｒ １、Ｏ」であれば
、Ｗ Ｈ、、、、、のアドレスから夫々データａ、ｂ、
ｃを取り出す。 また、第３．４ビツト目がｒｌ、ＩＪであれば、ＷＨ１
＋３．１のアドレスからデータな取り出す。 このときのコード化データはｒＯ，ｌ、１．１」でこれ
は前記衣から明らかなように、ランレングスが２のコー
ド化データである。 従って、Ｗ Ｈ、、、や、のアドレスには、そのランレ
ングス「２」、そのランレングスがターミネーションコ
ードのランレングスを示す符号Ｔ＝ ｒＯＪ及びランレ
ングスが見つかったのでテーブル参照終了を示す符号「
１」がストアされている。 即ち、第２テーブルの所定アドレスには、第３０図（ｄ
）で示すように、コード化データに対応するランレング
ス（２進数）ＲＵＮ （但し、コード化データがメーク
アップコードの場合には、それに対応するランレングス
を６４で割った数）ターミネーションコードに対するラ
ンレングスであるかメークアップコードに対するランレ
ングスであるかを示す符号Ｔ／Ｍおよびテーブル参照終
了を示す符号「１」がストアされており、これらの符号
は後のプログラムステップで利用される。 ステップ５Ｔ６４では、テーブル参照終了か否かをチエ
ツクするため、この取り出されたデータを１ビツトシフ
トし、ステップ５Ｔ６５で、そのキャリ「１」が発生し
たか否かを判断する。 この結果、例えば、第３．４ビツト目が「１、■」でア
ドレスＷ Ｈｌ ０３＋ １ からデータを取り出した
場合にはキャリ「１」が発生するので、そのランレング
スに基づいて１ビツトづつの画素データをＲＢＦエリア
に転送するサブルーチンＲＵＮＬＥＮＧＴＨ５ＴＯＲＥ
を実行する。 また、例えば、第３．４ビツト目がｒｏ、ＯＪでアドレ
スＷ Ｈｌ＋。や、からデータａをレジスタＡＤＲに取
り出した場合には、キャリはｒＯＪであるから、ステッ
プ５Ｔ５２に戻る。 ステップ５Ｔ５２に戻れば、今度はレジスタＡＤＲの内
容ａで第２テーブルを引く結果、１がデータレジスタＤ
Ｒ３にセットされる。 従って、ステップ５Ｔ５６で、コード化データの５ビツ
ト目をデータレジスタＤＲ，に取り出して、その内容に
応じて、ステップ５Ｔ６３でアドレスａ＋０＋１あるい
はａ ＋ １ ＋ １のデータをレジスタＡＤＲに取り
出す。 以下、同様の動作を繰り返し、その間にデータレジスタ
ＤＲ，にストアされたデータ８ビツトが全てシフトアウ
トされれば、ステップＪＳＴ５ｇでの判断結果がＹＥＳ
になるので、次のデータをＦＩＦＯエリアからデータレ
ジスタＤＲ，に転送するサブルーチンＦＩＦＯＲＥＡＤ
を実行する。 第３１図は、サブルーチンＦＩＦＯＲＥＡＤのフローを
示したもので、このフローに入ると、先ず、それまでＣ
ＰＵ内に貯えられていた各種データを退避させる。 次に、ＦＩＦ○エリアからデータの読み出しを行なう訳
であるが、この場合にも、前述送信モードで説明した場
合と同様、ＦＩＦＯエリアにデータを出し入れするため
の条件として、ＦＩＦＯエリアに書き込まれたデータを
破壊しないため、（１）リードアドレスがライトアドレ
スを追い越してはならない。またＦＩＦＯエリアのデー
タを空にしないため、（２）リードアドレスはライトア
ドレスに追い越されてはならないと云う２つの条件があ
る。 このため、ＦＩＦＯエリアのリードアドレスとライトア
ドレスが等しいのか否かをチエツクし、送受信情報入出
力部■からＦＩＦＯエリアにデータが転送され、ステッ
プＪＳＴ６６での判断結果がＮｏとなるまで、データの
読み出しを禁止している。 ステップＪＳＴ６６での判断結果がＮｏとなれば、前述
第３０図（ａ）のフローに戻ったときのために、ビット
カウンタＢＴＣｎに初期値８をセットする。 次いで、ＦＩＦＯエリアからコード化データ１バイトを
取り出し、データレジスタＤＲ，にストアし、Ｆ■ＦＯ
エリアのリードアドレスを更新する。 このとき、そのリードアドレスを先頭アドレスに設定し
直す必要があるか否かをステップＪＳＴ６７で判断し、
その必要がなければそのまま、もし必要があれば、リー
ドアドレスレジスタに初期値をセットしたのち、先に退
避させたＣＰＵ内のデ−タを再び元の状態に戻して、前
述第３０図（ａ）のフローに戻る。 第３２図は、サブルーチンＲＵＮ ＬＥＮＧＴＨ３Ｔ
ＯＲＥのフローを示したものである。 先ず、ＣＰＵ内の各種データを退避させる一方、ＷＫエ
リアからこのフローを実行するに必要なデータを取り出
すことにより、各種データの初期値設定を行なう。 次に、前述第３０図（ａ）のフローを実行した際、ステ
ップ５Ｔ６４で１ビツトシフトされレジスタＡＤＲにス
トアされているランレングスがターミネーションコード
に対応するものか、メークアップコードに対応するもの
かを調べるため再び１ビツトシフトする。 この結果、Ｔ＝ ｒＯＪがシフトされキャリ「Ｏ」即ち
キャリ「ｌ」の発生がなければ、ステップＪＳＴ６８の
判断結果がＮＯとなり、レジスタＡＤＲにストアされて
いるランレングスはターミネーションコードに対応する
ものなので、その画素データを発生させ、ＲＢＦエリア
に転送するフローに移行する。 ステップＪＳＴ６８の判断結果がＹＥＳであれば、レジ
スタＡＤＲには、前述した通り、メークアップコードに
対応するランレングスを６４で割った数値コード、即ち
、メークアップランレングスＭがストアされているので
、その数値の６４倍の画素データを発生させ、ＲＢＦエ
リアに転送するフローに入る。 即ち、レジスタＡＤＨのメークアップランレングスをＭ
カウンタにセットする。 次に、バイト処理が可能かビット処理を行なわなければ
ならないかをステップＪＳＴ６９で判断する。 即ち、このフローを実行するとき、それ以舵にＲＢＦエ
リアに転送した画素データが８ビツト以下で終っていれ
ば、その端数ビット分を先ず転送して、そのアドレスを
８ビツトのデータで満たさなければならない。 その端数ビット数はビットカウンタＢＴＣＩに貯えられ
ている。 従って、ステップＪＳＴ６９でビットカウンタＢＴＣＩ
が８か否かを判断し、その判断結果がＹ Ｉ−。 Ｓであればバイト処理、ＮＯであればビット処理を行な
う。 バイト処理の場合には、ステップＪＳＴ７ｏで処理すべ
きデータが「白」か「黒」か判断し、「白」の場合には
後述するフローを行ない、また「黒」の場合にはｒ黒」
の画素データを８ビツトづつ発生させ、これをＲＢＦエ
リアに転送するフローを実行するが、そのフローは以下
に述べる「白」の場合と１発生させる画素データが異な
るのみで、同様の動作を行なうので、その詳細な説明は
省略する。 ビット処理に入った場合には、ステップＪＳＴ７１で処
理すべきデータがＦ白Ｊか「黒Ｊか判断する。 舵述した通り、送信側からデータが送られてくるとき、
同期コードＥＯＬの次に必ず「白」のコード化データが
送られてくるので、第３０図（ａ）のフローを実行して
このコード化データを基にテーブルを引き、それに対応
するランレングスを取ＩＪ出したとき最初のランレング
スは「白」で、そのあと、メークアップランレングスの
場合には色の変化はないが、ターミネーションランレン
グスが取り出される毎に色の変化が生じる。従って、ス
テップＪＳＴ６８でキャリｒｌ」の発生を判断するため
レジスタＡＤＲの内容をシフトしたとき、キャリｒＱ）
の発生毎に生じる色変化を記憶することにより、ステッ
プＪＳＴ７１でそのランレングスが「白」か「黒」を判
断することができる。 ステップＪＳＴ７０の判断結果が「黒」の場合には、「
黒Ｊの画素データを発生させ、それをＲＦ３Ｆエリアに
転送するフローを実行するが、そのフローは、以下に述
べる「白」の場合とほぼ同様に行なわれるので、その詳
細な説明は省略する。 ステップＪＳＴ７＋の判断結果が「白」の場合には、Ｒ
ＢＦエリアのこれから画素データ端数ビットを書き込む
べきアドレスの８ビツトのデータを一旦、ＣＰＵのアキ
ュームレータＡＣＣ内に取り込む。 次に、そのアキュームレータＡＣＣの内容にＡＣＣの内
容を加えることにより１ビツトシフトする。この結果、
アキュームレータＡＣＣには先に入っていた８ビツト以
下の画素データの後に続いて端数分の白画素データｒＱ
Ｊが１ビツト入る。 これにより、端数分の１ビツトが処理されたのでビット
カウンタＢＴＣＩから１を引き、端数分の処理が終った
か否かをステップＪＳＴ７２で判断する。 ステップＪＳＴ７２の判断結果がＮＯで、まだ端数分の
処理が終っていなければ再びアキュームレータＡＣＣの
内容をシフトして「０」を入れる動作を、繰り返す。 ビットカウンタがＯとなって端数分に全てｒＱＪが入れ
ば、そのアキュームレータＡＣＣの内容をＲＢＦエリア
に転送すると共に、ＲＢＦエリアのライトアドレスを更
新する。 これにより、ビット処理が終了し、次のアドレスからは
バイト処理を行なうことができるので、先ずＴカウンタ
に初期値８をセットする。 そのあと、アキュームレータＡＣＣの内容をオール［Ｏ
」にしたのち、これをＲＢＦエリアに転送し、そのライ
トアドレスを更新し、Ｔカウンタから１を引く動作を８
回繰り返す。 ステップＪＳ丁７３の判断結果がＹＥＳ、即ち、６４ビ
ット分の画素データがＲＢＦエリアに転送されたとき、
Ｍカウンタから１を引く。 この結果、Ｍカウンタの内容がＯになったか否かをステ
ップＪＳＴ７４で判断して、その判断結果がＮｏであれ
ば、再びＴカウンタに８をセットし。 ６４ビット分の「白」画素データの転送を行なう。 ステップＪＳＴ７４の判断結果がＹＥＳ、即ち、メーク
アップコードに対応するランレングスだけの「白」画素
データが全てＲＢＦエリアに転送されれば、ビットカウ
ンタＢＴＣＩの補正を行なう。 即ち、メークアップコードに対応するランレングスは８
０倍数であるから、そのランレングスの画素データを発
生させ、これをＲＢＦエリアにストアしたとき、その最
後のアドレスに書き込まれた画素データは、その８ビツ
トから最初のアドレスにビット処理を行なって書き込ん
だ端数分を引いたビット分が有効画素データである。従
って、次にターミネーションランレングスの画素データ
を、ＲＢＦエリアに転送するとき、そのアドレスにあと
何ビットの画素データを入れたらよいか記憶しておくた
め、ビットカウンタＢＴＣＩの内容を最初の端数に戻す
。 それをＷＫエリアに格納したのち、先に退避させたＣＰ
Ｕの各種データを再び元の状態にセットして第３０図（
ａ）のフローに戻る。 集３０図（ａ）のフローに戻って、前述したようにテー
ブルからランレングスを取り出す処理を行なうと、メー
クアップランレングスの次にはターミネーションランレ
ングスがレジスタＡＤＲに取り出されるので、ステップ
ＪＳＴ６８での判断結果がＮＯとなり、そのターミネー
ションランレングスの画素データを発生させ、ＲＢＦエ
リアに転送するフローに移行する。 第３３図は、そのフローを示したもので、レジスタＡＤ
Ｒに入っているランレングスがＯか否かを調べる。 ステップＪＳＴ７５の判断結果がＹＥＳ、即ち、ランレ
ングスＯで画素データをＲＢＦエリアに転送する必要の
ない場合は、先に退避したＣＰＵ内の各種データを元の
状態に戻したのち、第３０図（ａ）のフローに戻る。 ステップＪＳＴ７５の判断結果がＮｏならば、ＲＢＦエ
リアのこれからデータを転送すべきアドレス内データの
端数チエツクを行なう。 このため、ビットカウンタＢＴＣＩが８か否かを詞べ、
ステップＪＳＴ７６での判断結果がＹＥＳ。 即ち、端数Ｏで、そのライトアドレスに８ビツトのデー
タを書き込むことが可能な場合には、発生すべき画素デ
ータは「黒」か「白」かを調べ、バイト処理フローに移
る。 「黒」の場合のバイト処理は以下に説明するが、「白」
の場合は「黒」の場合とほぼ同様の処理が行なわれるの
で、その詳細は省略する。 ステップＪＳＴ７６での判断結果がＮｏ、即ち、先に転
送したデータが８ビツト以下ならば、先ず、そのアドレ
スに端数ビットを転送して、８ビツトにするビット処理
を行なう。 このため、先ず、そのとき発生すべき画素データが「白
」か「黒」かを調べ、その結果、ステップＪＳ７７７で
の判断結果が「白」であれば、「白」の画素データを発
生させ、それをＲＢＦエリアに転送するフローに移る。 このフローは、以下に述べる「黒Ｊの場合とほぼ同様に
行なわれるので、その詳細は省略する。 ステップＪＳＴ７７での判断結果がＮＯであれば、画素
データのうちこれから転送すべきアドレス内のデータを
アキュームレータＡＣＣに取り込む。 次に１ビツトメモリに１をセットし、その１ビツトメモ
リを介してアキュームレータＡＣＣ内のデータを１ビツ
トシフトする。 この結果、アキュームレータＡＣＣ内には、先に書き込
まれた８ビツトの画素データのうち、１ビツトが今回書
き込むべき「黒」画素データ「１」に書き換えられて貯
えられる。 端数１ビツトの画素データ発生の処理が終わったので、
ビットカウンタＢＴＣＩから１を引く。 この結果、ビットカウンタが０になったか否かをステッ
プＪＳＴ７８で判断し、その判断結果がＮＯ１即ち、未
だ処理すべき端数ビットが残っていれば、レジスタＡＤ
Ｒに入っているランレングスからＩを引き、ターミネー
ションランレングスの処理が全て終わったか否かをステ
ップＪＳＴ７９で判断する。 ステップＪＳＴ７９での判断結果がＮＯであれば、再び
アキュームレータＡＣＣをシフトして「黒」画素データ
１ビツトを入れる処理を繰り返し実行する。 ステップＪＳＴ７９の判断結果がＹＥＳ、即ち、端数処
理が終らないうちにターミネーションランレングスの画
素データ発生処理が終った場合には、そのアキュームレ
ータＡＣＣの内容を先のＲＢＦエリアのライトアドレス
に転送する。 そのあと、そのライトアドレスおよびビ・ソトカウンタ
ＢＴＣＩの内容をＷＫエリアに格納し、再びＣＰ Ｕ内
の内部状態を元に戻して、第３０図（ａ）のフローに戻
る。 もし、ターミネーションランレングスの処理が終らない
うちに、端数処理が終わり、アキュームレータＡＣＣに
取り出した画素データに端数ビット分の「黒」画素デー
タが入り、アキュームレータＡＣＣが所定のデータで満
たされる場合には、ステップＪＳＴ７８の判断結果がＹ
ＥＳとなり、そのアキュームレータＡＣＣの内容をＲＢ
Ｆエリアに転送し、ターミネーションランレングスから
１を引く。 次に、ステップＪＳＴ８０での判断結果がＮＯ１即ち、
未だターミネーションランレングスの処理が終っていな
ければ、ＲＢＦエリアのライトアドレスを１つ更新して
バイト処理に移る。 ステップＪＳＴ８０の判断結果がＹＥＳであれば、ビッ
トカウンタＢＴＣＩに８をセットし、ＲＢＦエリアのラ
イトアドレスを１つ更新したのち、それらをＷＫエリア
に格納する。 そのあと、ＣＰＵ内の内部状態を元に戻して第３０図（
ａ）のフローに戻る。 バイト処理に入った場合には、アキュームレータＡＣＣ
に８ビツトオールｒｌＪ をセットし、ＲＢＦエリアに
転送する。 次に、ターミネーションランレングスから８を引き、そ
の結果がＯになったか否かをステップＪＳ Ｔ８１で判
断する。 ステップＪＳＴ８１の判断結果がＹＥＳであれば、ＲＢ
Ｆエリアのライトアドレスに丁度８ビツトの画素データ
が書き込まれた状態でターミネーションランレングスの
処理を終了したことになるので、ビットカウンタＢＴＣ
Ｉに８をセットし、ライトアドレスを１つ更新する。そ
のあとは、前述同様それらのデータをＷＫエリアに格納
し、ＣＰｔＪの内部状態を元に戻して第３０図（ａ）の
フローに戻る。 ステップＪＳＴ８］での判断結果がＮｏであれば。 ステップＪＳＴ８２で、先にランレングスから８を引い
たその結果が正か負が、即ち、その符号が「０」か「ｌ
」かを判断する。 ステップＪＳＴ８２での判断結果がＮＯ，即ち、未だラ
ンレングスが残っていれば、ライトアドレスの更新を行
なったのち、再び「黒」画素データをｌバイトＲＢＦエ
リアに転送する処理を繰り返す。 ステップＪＳＴ８２での判断結果がＹＥＳ、即ち、ター
ミネーションランレングス以上の画素データを、ＲＢＦ
エリアに転送した場合には、次に画素データをＲＢＦエ
リアのそのアドレスに転送する際、何ビット入れたらよ
いか、その端数分を記憶しておくため、ビットカウンタ
ＢＴＣＩにその端数分をセットする。 このとき、ＲＢＦエリアのそのライトアドレスには余分
の「黒」画素データが書き込まれたことになるが、その
分は、以上の説明からも明らかなように、次の画素デー
タにより置き換えられるので何ら不都合は生じない。 ビットカウンタＢＴＣＩの補正を行なったあとは、ライ
トアドレスの更新を行ない、それらのデータをＷＫエリ
アに格納し、ＣＰＵの内部状態を復元したのち第３０図
（ａ）のフローに戻る。 ＣＰＵが以上に説明した仕事Ｉを実行することにより、
ＦＩＦＯエリアに貯えられたデータは、１バイトづつＣ
ＰＵに取り込まれ、復号化が行なわれてＲＢＦエリアに
貯えられる。 ＲＢＦエリアに貯えられた画素データは、次に、ＣＰＵ
が前述した割込要求信号１ｎｔｂにより仕事Ｈを実行す
る際、受信画出力部■に取り出され、更に受信画記録部
■に移され、記録紙に記録される。 第３４図は、その仕事Ｈにおける画素データを受信画出
力部ｍに転送するフローを示したものである。 このフローに入ると、ＣＰＵは先ず、的述第５図（ａ）
、（ｂ）を参照して説明したサーマルエレメントのセグ
メント選択データをＷＫエリアから取り出し、レジスタ
Ｒにセットする。 セグメント選択データは、前述したように、サーマルエ
レメントの８セグメントを順番に選択していくデータで
あるから、ラインの最初のセグメントを選択する時点で
は、ＷＫエリアには「０、Ｏ，Ｏ，Ｏ５０，０、Ｏｌｌ
」がストアされている。 次に、バイトカウンタＢＹＣに初期値３２をセットする
。 これは、前述した通り１セグメント分のデータが２５６
ビツト、即ち、３２バイトから成り、受信画出力部ｍに
画データをセットするには、８ビツトづつ３２回の処理
を施す必要があるためである。 また、ＷＫエリアからＲＢＦエリアのリードアドレスを
取り出し、ＣＰＵ内にセットする。 次に、そのリードアドレスから１バイトデータをアキュ
ームレータＡＣＣに取り込み、これを受信画出力部正に
出力すると共に、ＲＢＦエリアのリードアドレスを更新
し、１バイトの転送処理が終了したので、バイトカウン
タＢＹＣから１を引く。 ＣＰＵがこの転送処理を３２回繰り返すことにより受信
画出力部ｍには１セグメント分のデータがセットされる
。 このとき、バイトカウンタＢ Ｙ Ｃ，は０となるので
、次にはセグメント選択データをレジスタＲがらアキュ
ームレータＡＣＣに転送し、更に受信画出力部ｍに転送
する。 これで、受信画出力部■にはｌセグメント分の画素デー
タとセグメント選択データがあセットされたことになる
ので、次に、ＣＰ（Ｊは、前述したパワーイネーブル発
生のためのライトストローブＷ Ｓ ２を受信画出力部
ｍに出力する。 この結果、前述したようにサーマルエレメントが動作し
、受信画記録部■で１セグメンｉ・分の記録が行なわれ
る。 ＣＰＵは、再び次に仕事Ｈを行なうときに備えて、セグ
メント選択データを１ビツトシフトしたのち、そのデー
タおよび、ＲＢＦエリアのリードアドレスをＷＫエリア
内に退避させたのち、割込み前の仕事に戻る。 ＣＰＵが割込要求信号ｉ ｎ ｌ：ｈを受は付けて行な
うときの仕事Ｉ（とじては、上記データ転送処理の他に
受信画記録部■の副走査用パルスモータに相励磁信号を
出力する処理があるが、これは前述第１８図（ａ）〜（
Ｃ）を参照して説明した送信モードにおける場合と同様
であるから、その詳細な説明は省略する。 送信モードにおいては、ＣＰＵが以上の仕事Ｆ〜Ｉを実
行することにより、受信画データを復号化し、記録する
ことにより原稿のコピーを得ることができる。 尚、上記実施例においては、ＣＰＵが各仕事を行なうた
めに必要とする各種のレジスタ、カウンタ等をＣＰｔＪ
内に設けた場合について説明したが、これらレジスタ、
カウンタ等をＣＰＵ外部に設けても良いことは言う迄も
ない。 また、上記実施例においては、モデムを用いた公衆回線
を利用した場合について説明したが、ディジタル回線を
利用した場合にも適用できることは明らかである。 更に、上記実施例においては、８ビツトＣＰＵでデータ
処理を行なう場合にについて説明したが、本発明はこれ
に限定されることなく、例えば、１６ビツト、４ビツト
、３２ビツトあるいはビットスライス等のＣＰＵでも同
様に処理できることは勿論のことである。 更にまた、本実施例における原稿読取部■、受信画記録
部■の構成は任意に設計できる。例えば原稿読取部Ｉは
、マグネットテープ、メモリ等の画像リースから画素デ
ータを取り出すものであっても良いし、また、受信画記
録部■はコンピュータであっても良い。 また、相手側受信装置あるいは送信装置自体がコンピュ
ータや蓄積交換装置であっても良い６以上の説明の通り
、本発明によれば、従来装置におけるバッファ装置、コ
ーグ、デコーダ装置、通信制御装置等のハード部分でマ
イクロコンピュータに置き換えたので、構成が極めてコ
ンパクトになり、しかも、非常に安価なファクシミリ装
置を得ることができる。
の補数をセットする。 ステップＪ Ｓｒ１の判断結果がＹＥＳ、１１１１ち、
ビットカウンタＢＴＣＩがＯとなれば端数分のビット処
理が終了したのでバイト処理に入る。 バイト処理は、ステップＪＳＴＩの＄１断結果力でＹＥ
Ｓの場合に行なわれる。 即ち、１バイトデータが全てＯであれｔｆ、Ｔカウンタ
に８を加え、Ｔカウンタからのキヤ１）の発生を調べる
。 その結果、キャリの発生があれば、Ｔカウンタにおける
端数分を考慮した初期設定を行なう。即ち、Ｔカウンタ
の下３桁はそのままにして、上の桁に６４の補数をセッ
トし、Ｍカウンタに１を加える。 Ｔカウンタにおけるキャリの発生がなければ、次の１バ
イトデータをＲＦＢエリアからアキュー（ ムレータＡＣＣに取り込むため、ＲＦＢエリアのリード
アドレスをインクリメントする。 前述した通り、１ライン分の画データはＲＡＭの４００
０〜４ＯＦＦ番地、あるいは４１００〜４１ＦＦのＲＦ
Ｂエリアに記憶されているので、上記１バイトデータを
そのＲＦＢエリアから取り出したとき、そこでｌライン
分が終る場合がある。これを調べるため、ＲＦＢエリア
のリードアドレスをインクリメントしたとき、そのアド
レスレジスタからキャリが発生したか否かをステップＪ
Ｓｒ６で判断する。 判断結果がＮｏであれば、以上の動作を繰り返す。ＹＥ
Ｓであれば、ＲＦＢエリアから１ライン分の画データが
全て取り出され、そのランレングス計数処理が終了した
ことになるので、テーブルからＷＨＩＴＥコードを取り
呂すフローに移行する。 第２２図（ａ）、（ｂ）は、そのランレングス計数結果
の基づいてテーブルからＷＨＩ丁Ｅコードを取り出すた
めのフローチャートである。 先ず、メイクアップコードの要否を調べる。即ち、Ｍカ
ウンタの内容を調ベステップＪ Ｓｒ７でＭ＝Ｏか否か
を判断する。 その判断結果がＹＥＳであれば、メイクアップコードの
作成は不要なので、直ちにターミネーションコード作成
に入る。 即ち、第２１図のフローでＴカウンタにストアされた値
下を基に、テーブルを引き所定のブロックデータを取り
出す。 前述したように、このとき取り出されるブロックデータ
は、３バイト構成で、第１バイトにはそのコードレング
ス、第２、第３バイトにはＷＨＩＴＥターミネーション
コードが入っている。 そこで先ず、このコードレングスをコードレングスレジ
スタＣＬＲに入れ、これをトータルコードレングスカウ
ンタ丁ＣＬＣに加える。 このトータルコードレングスカウンタＴＣＬＣはフィル
ビット発生の要否を判断するために必要となる。即ち、
前述したように、１ライン分のコード化データを伝送す
るとき、最小伝送時間を保証するため、１ラインを所定
ビット数例えば、９６ビツト以上にして伝送しなければ
ならない。このため、ｌライ２分の画データのフード化
圧縮率が高い場合には、ワイルビットを付加する必要が
ある。 そこで、ランレングスに応じてコード化データを作成す
る毎に、そのコードレングスを累計し、１ライン分のコ
ードレングスを監視している。 このトータルコードレングスカウンタＴＣＬＣには、第
２１図のフローを実行する際、９６の補数がセットされ
る。 ステップＪ Ｓｒ８での判断結果がＹＥＳであればフィ
ルビット発生は必要ないので、ノンフィルフラグＮＦＦ
を立てる。 テーブルから取り出したコード化データは１ビツトづつ
ＲＡＭのＦＩＦＯエリアに転送される一方、そのデータ
が８ビツト転送される毎にＦＩＦＯエリアから送受信情
報入出力部■への出力が可能となる。 前述したように、ＦＩＦＯエリアとしては、ＲＡＭの４
２００番地以下３２バイトが使用され、ＦＩＦＯが機能
するためには更に、そこに１バイトデータを書き込む際
のアドレスを記憶するライトアドレスレジスタＷＡＲ１
１バイトデータを読み出す際のアドレスを記憶するリー
ドアドレスレジスタＲＡＲ、コード化データを１ビツト
づつ書き込む際１バイトのデータのうち何ビット目まで
が書き込まれたかを記憶するビットカウンタＢＴＣＩＩ
が必要となる。 これらの構成要素の共同作業によって、コード化データ
はＦＩＦＯエリアの所定のライトアドレスに順次書き込
まれて行き、また、ＦＩＦＯエリアに書き込まれたデー
タは所定のリードアドレスから送受信情報入出力部■に
１バイトづつ読み出されて行く。 ライトアドレス及びリードアドレスは０〜３２を絶えず
循環し、ＦＩＦ○エリアにはニジドレスにデータの書き
込み及び読み出しが行なわれる。 但し、このときの条件として、Ｆ Ｉ Ｆ Ｏエリアに
書き込まれたデータを破壊しないため、（１）ライトア
ドレスがリードアドレスを追い越してはならない。また
、ＦＩＦＯエリアを空にしないため、（２）ライトアド
レスはリードアドレスに追い越されてはならないと云う
２つの条件があり、この２つの条件が満足されなくなる
と本実施例は意味をなさなくなる。言い換えれば、本実
施例においては、上記２つの条件が必ず満足されるよう
に構成されている点に重要なポイントがある。 さて、ステップＪ Ｓｒ１ではＦＩＦＯエリアの所定の
アドレスにコード化データが現在書き込まれつつあるが
否かを判断し、書き込み中の場合にはテーブルから取ｊ
７出したコード化データの次の１ビツトをＦＩＦＯエリ
アに書き込む。 ステップＪ ＳＴ９での判断結果がＹＥＳ、即ち、その
アドレスにはまだ１ビツトも書き込まれていない場合は
ステップＪＳＴＩＯでリードアドレスとライトアドレス
が一致しているか否か判断する。 その判断結果がＹＥＳ、即ち、リードアドレスがライト
アドレスに一致していれば、そのアドレスからデータが
読み出されるまでデータの書き込みを禁止してデータの
破壊を防ぐ。 ＦＩＦＯエリアへの書き込みが可能になると、コード化
データを１ビツト転送し、ビットカウンタＢＴＣＩＩか
ら１を引く。 ステップＪＳＴＩＩでビットカウンタＢＴＣＩＩが０に
なったか否か、即ち、ＦｒＦ○エリアの所定のアドレス
にデータ８ビツトが入ったか否かを判断する。 その判断結果がＮｏならば転送したビット数を監視する
ためにコードレングスレジスタＣＬＲから１を引く。 ステップＪＳＴ１２で、そのコードレングスが０になっ
たか否か、即ち、コード化データが全てＦＩＦＯに転送
されたか否かを判断する。 その判断結果がＮＯ５即ち、テーブルから取り出したコ
ード化データが未だ全てＦＩＦＯエリアに転送されてい
なければ、再びそのコード化データを１ビツトＦＩＦ○
エリアに転送する上記処理を繰り返す。 このとき、ステップＪＳＴＩＩの判断結果がＹＥＳ、即
ち、ＦＩＦＯの所定のアドレスにデータが８ビット入っ
た場合には、ビットカウンタＢＴＣ■を８にセットし、
ライトアドレスレジスタＷＡＲに１を加えて、ライトア
ドレスを更新する。 前述したように、ＦＩＦＯエリアにはエンドレスにデー
タの書き込み、読み出しが行なわれるので、ＦＩＦＯエ
リアの最終アドレスにデータの書、き込みを行なったな
らば、次のデータはＦＩＦＯエリアの先頭アドレスに書
き込まなければならない。 このため、ライトアドレス更新の際、ステップＪＳＴＩ
３でライトアドレスレジスタＷＡＲのオーバーフローを
判断し、もし判断結果がＹＥＳ、即ち、オーバーフロー
があれば、ライトアドレスレジスタＷＡＲに先頭アドレ
スをセットする。判断結果がＮｏならば、そのままコー
ドレングスレジスタＣＬＲから１を引く。 次に、ステップＪＳＴ１４で、コードレングスレジスタ
ＣＬＲがＯになったか否か、即ち、コード化データの転
送が全て終了したか否かを判断する。 その判断結果がＮＯ１即ち、まだ終了していない場合は
、次のデータの書き込みが可能か否かをステップＪＳＴ
ＩＯで判断し、上記処理を繰り返す。 テーブルから取り出したコード化データの転送が全て終
了した場合は、Ｔカウンタに初期値をセットする。 次に、ステップＪＳＴ１５でメモリ空フラグＭＥＦがセ
ットされているか否かを判断する。 このフラグＭＥＦは、前述第２１図に示した、ＲＢＦエ
リアから「白」の画データを取り出し、ランレングスを
計数するフローで、丁度その画データ１バイトを取り出
した時点で、１ライン分の画データの取り出しが終了し
たとき、セットされる。 従って、ｌライン最後のコード化データがＦＩＦＯエリ
アに転送されれば、ステップＪＳＴ１５における判断結
果がＹＥＳとなり、同期コードＥＯＬ発生のフローに移
行する。 一方、ステップＪＳＴ１５における判断結果がＮＯであ
れば、次は「黒」の画データをＲＢＦエリアから取り出
し、ランレングス計数するフローに移行する。 以上は、ＭカウンタがＯの場合の動作説明であるが１Ｍ
カウンタがＯでない場合、即ち、メイグアップコードを
作成する必要がある場合は、Ｍカウンタの内容Ｍをアド
レスとしてテーブルを引く第２２図（ｂ）に示すフロー
に移行する。 それ以降の動作はターミネーションコード作成の場合と
同様で、そのコードレングスをコードレングスレジスタ
ＣＬＲにセットし、更にそのコードレングスをトータル
コードレングスカウンタＴＣＬＣに加え、キャリの発生
を見て、発生した場合にはフラグＮＦＦを１にセットし
、発生しなければそのままビットカウンタＢＴＣｎがＯ
か否かをチエツクする。 その結果、ビットカウンタＢＴＣｎがＯでＦＩＦＯエリ
アのそのアドレスに初めてコード化データを転送する場
合には、そのアドレスにデータの書き込みが可能か否か
をチエツクし、書き込みが可能になるまで待機する。ま
た、そのアドレスは既にコード化データの転送が行なわ
れている場合には、直ちに、次の１ビツトをＦＩＦＯエ
リアに転送する。 その間、ビットカウンタＢＴＣＩ［を用いてＦＩＦＯエ
リアに８ビツト転送されたか否かをチエツクし、またコ
ードレングスレジスタＣＬＲを用いて、そのときのコー
ド化データが全てＦＩＦ○エリアに転送されたか否かを
チエツクしている。 ＦＩＦＯエリアにコード化データが８ビツト転送された
場合、即ち、ＦＩＦＯエリアの所定アドレスが所定の１
バイトデータで満された場合は、次のアドレスにコード
化データを転送するため、ライトアドレスの更新を行な
う。 このとき、先に転送したデータがＦＩＦＯエリアの最終
アドレスの場合には、次のデータをＦｉＦＯエリアの先
頭アドレスに転送しなければならないので、ライトアド
レスレジスタに再び先頭アドレスをセットし直す６ Ｍカウンタの内容Ｍに基づいて、テーブルから取り出さ
れたメイクアップコード化データのＦＩＦＯエリアへの
転送処理が終わらないうちは以上の処理を繰り返し、終
了した場合は、前述第２２図（ａ）に示したターミネー
ションコード化データの転送処理を実行する。 このようにして、［白Ｊの画データの圧縮化処理が終了
すれば、今後は「黒」の画データの圧縮処理に入る。 第２３図は、そのために、「黒」ランレングスを計数し
て、Ｔ、Ｍを取り出すためのフローである。 このフローに入る場合は必ず前述した第２１図のフロー
を実行した後なので、各レジスタ、カウンタにはそれま
でに実行したフローに基づく所定の値が入っている。 即ち、Ｔカウンタには初期値、ＭカウンタにはＯ、ビッ
トカウンタＢＴＣｌには、第２１図のフローを実行した
ときの残りの端数ビット、ＣＰＵのアキュームレータＡ
ＣＣには、それに対応する［黒Ｊの画データに入ってい
る。 更に正確には、第２１図のフローで「白」のランレング
スの計数を終了したとき、ＲＢＦエリアからアキューム
レータＡＣＣに転送された８ビツトの画データのうちの
「黒」の画データは１ビツトだけシフトアウトされ、残
りはそのままの状態でアキュームレータＡＣＣ内に保持
されている。また、８ビツトの画データから「白」画素
データを取り除いた残り、即ち、「黒」画素データのビ
ット数は、ビットカウンタＢＴＣＩ内に記憶されている
。 従って、第２２図のフローを実行して、このフローに移
行したときには、先ず、Ｔカウンタに１を加え、ビット
カウンタＢＴＣＩがらｌを引き、その結果、ビットカウ
ンタＢＴＣＩが０になったが否か、即ち、端数分のラン
レングス計数処理が終了したか否かをステップＪＳＴ１
６で判断する。 その判断結果がＮｏ、即ち、未だ端数分が残っていれば
、アキュームレータＡＣＣにアキュームレータＡＣＣの
内容を加えることにより、１ビツトシフトする。 この場合には、「黒」のランレングスを計数処理してい
るので、変化点があれば、そのときにはＡＣＣから「０
」がシフトアウトされる。 従って、ステップＪＳＴ＋７で、今度はキャリｒＱＪの
発生を判断して、もし、キャリ［ＯＪの発生があれば、
ランレングス計数を終了してコード化データをＦＩＦ○
エリアに取り出す処理に移行する。 ステップＪＳＴ１７での判断結果がＮＯであれば、Ｔカ
ウンタに１を加え、その値Ｔが６４を越えたか否かをス
テップＪＳＴ１８で判断する。 その判断結果がＹＥＳ、即ち、６４を越えた場合にはＭ
カウンタに１を加え、Ｔカウンタに初期値をセットした
のち、ビットカウンタＢＴＣＩから１を引く。 未だ、６４を越えていなければ、直ちにビットカウンタ
ＢＴＣＩから１を引く。 その結果、ビットカウンタＢＴＣＩが０か否か、即ち、
端数分の処理が終ったか否かをステップＪＳＴ１９で判
断する。 ステップＪＳＴＩ９の判断結果がＮｏ、即ち、端数分の
処理が終っていなければ、アキュームレータＡＣＣの内
容をシフトする上記動作を繰り返し実行する。 ステップＪＳＴＩ９の判断結果がＹＥＳ、即ち、端数分
の処理が終っていれば、ビットカウンタＢＴＣＩに８を
セットし、リードアドレスレジスタＲＡＲに１を加え、
ＲＢＦエリアのリードアドレスを更新する。 その結果、リードアドレスレジスタＲＡＲからキャリが
発生したか否かをステップＪＳＴ２０で判断する。 その判断結果がＹＥＳであれば、１ライン分の画素デー
タは全て取り出されたことになるので、メモリ空フラグ
ＭＥＦをセットし、そのときのＴ、Ｍを基に、コード化
データの作成に取りかがる。 ステップＪＳＴ２０での判断結果がＮｏであれば、ＲＢ
Ｆエリアから１バイトデータをＣＰＵのアキュームレー
タＡＣＣ内に取り込み、その画素データが全て「ｌ」で
あるか否かを調べる。 ステップＪＳＴ２０での判断結果がＹＥＳであれば、バ
イト毎の処理に移る。また、Ｎｏであれば、その１バイ
トデータ内に変化点が存在するので、前述したアキュー
ムレータＡＣＣにＡＣＣの内容を加えるビット毎の処理
を再び繰り返す。 バイト処理に移った場合には、Ｔカウンタに８を加えス
テップＪＳＴ２２でキャリが発生したか否か、即ち、６
４を越えたか否かを判断する。 Ｔカウンタに８を加えることにより、６４を越えた場合
、その越えた分はこのフローの最初の段階で処理した端
数分に等しく、その値はそのままＴカウンタにセットさ
れる。 従って、その端数分を残すため、Ｔカウンタの下３桁を
そのままにして上の桁に初期値、即ち、６４の補数をセ
ットすれば、Ｔカウンタには処理した端数分の計数値が
記憶される。 次に、Ｍカウンタに１を加えたのち、再び次の１バイト
データをＣＰＵ内に取り込むため、リードアドレスレジ
スタＲＡＲに１を加え、リードアドレスを更新する。 このようにして、「黒」のランレングスを計数した結果
がＴカウンタおよびＭカウンタに得られたのちは、その
値Ｔ、Ｍをアドレスとしてテーブルを引き、「黒」のコ
ード化データをＦＩＦＯエリアに転送する第２４図（ａ
）、（ｂ）に示すフローに移行する。 この第２４図（ａ）、（ｂ）に示すフローは、テーブル
から取り出すデータが「黒」のコード化データに代った
だけで、第２２図（ａ）、（ｂ）に示したフローと処理
手順には全く変わりがないので、その詳細な説明は省略
する。 第２４図（ａ）、（ｂ）のフローを実行した際、１ライ
ン分のコード化処理が全て終った場合には、第２５図に
示す同期コードＥＯＬ作成のフローに移行し、末だ１９
４２分の処理が終っていなければ、次は再び「白」のコ
ード化処理になるので、前述した第２１図のフローに戻
る。 第２５図は同期コードＥＯＬ作成のフローを示したもの
で、前述した通り同期コードＥＯＬは＋１４９のＯと１
から成るので、この１１個のＯを計数するために１１進
カウンタを用意し、そこに初期値１１をセットする。 次に、１９４２分のコード化データが所定数以下の場合
には同期コードＥＯＬの前にフィルビットを付加する必
要があるので、ノンフィルフラグＮＦＦがセットされて
いるか否かを調べる。 このフラグＮＦＦは、第２２図あるいは第２４図のフロ
ーを実行した際、コード化データが所定数以上になれば
、セットされるので、ステップＪＳＴ３０での判断結果
がＹＥＳであれば、直ちに同期コードＥＯＬの作成にと
りかかる。 即ち、「Ｏ」を１ビツトＦＩＦＯエリアに転送し、１１
進カウンタから１を引き、ステップＪＳＴ３１でＦＩＦ
Ｏエリアに転送したｒＱＪが１１個になったか否かを判
断する。 その判断結果がＮｏであれば、ビットカウンタＢＴＣＩ
Ｔから１を引くことにより、ＦＩＦＯエリアに１バイト
転送されたか否か、ステップＪＳＴ３２で判断し、その
判断結果がＮｏ、即ち、未だ１バイト転送されていなけ
れば、再び「０」を１ビツトＦＩＦＯエリアに転送する
動作を繰り返す。 ＦＩＦＯエリアに１バイト転送されれば、ビットカウン
タＢＴＣＩ［に８をセットし、ライトアドレスレジスタ
ＷＡＲに１を加算して１−ＩＦ○ライトアドレスを更新
する。 その際、レジスタＷＡＲからキャリが発生したか否かを
ステップＪＳＴ３３で判断し、その判断結果がＹＥＳの
場合には、レジスタＷＡＲに初期値をセットする。 そのあと、ステップＪＳＴ３４でライトアドレスとリー
ドアドレスの一致を見ることにより、ＦＩＦＯエリアへ
の書き込みが可能か否かを判断し、書き込み可能になれ
ば、再び「０」を１ビツトＦＩＦＯエリアに転送する処
理を繰り返す。 ところで、ステップＪＳＴ３０での判断結果がＮｏ、即
ち、フィルビットの付加が必要な場合には、次のステッ
プＪＳＴ３５で新しいＦＩＦＯライトアドレスにフィル
ビット、即ち、「０」を入れるのか、既に途中までデー
タの入っているアドレスにフィルビットを入れていくの
か判断し、新しいアドレスに入れる場合には、ステップ
ＪＳＴ３６で、その新しいアドレスへの書き込みが可能
なのか否かを判断し、可能であれば、「０」をＦＩＦＯ
エリアに転送する。 このとき、トータルコードレングスカウンタＴＣＬＣに
１を加え、その結果が所定ビット数に達したか否かをス
テップＪＳＴ３７で判断する。 その判断結果がＮｏ、即ち、未だ所定ビット数に達して
いなければ、ビットカウンタＢＴＣＩＩから１を引き、
ステップＪＳＴ３８で、ＦＩＦＯエリアの所定のアドレ
スにデータが１バイト入ったか否かを判断し、入ってい
なければ、そのアドレスに「０」を転送する動作を繰り
返す。 そのアドレスに１バイト転送されれば、ビットカウンタ
ＢＴＣｎを８にセットし、ライトアドレスレジスタＷＡ
Ｒ１：１を加える。 ステップＪＳＴ３９で、そのときレジスタＷＡＲからキ
ャリが発生したか否かを判断し、キャリが発生した場合
にはＦＩＦＯエリアの最終アドレスにデータの転送が行
なわれたことにより、次の１バイトデータは先頭アドレ
スに転送しなければならないので、ライトアドレスレジ
スタＷＡＲに初期値即ち先頭アドレスをセットする。 このようにして、フィルビット即ちｒＱＪ をＦＩＦ○
エリアに１ビツトづつ転送し、そのトータルコードレン
グスが所定数に達すれば、ステップＪＳＴ３７での判断
結果がＹＥＳとなり、そのあとに同期コードＥＯＬを付
加するため、上述したように１１個のＯをＦＩＦＯエリ
アに転送する。 その結果、ステップＪＳＴ３１での判断結果がＹＥＳと
なるので、ビットカウンタＢＴＣＩＩかも１を引く。 このときもまた、ＦＩＦＯエリアの所定のアドレスに１
バイト転送されたか否か、転送された場合にはアドレス
更新の際、そのアドレスを先頭アドレスに戻す必要があ
るか否か、次のデータがＦＩＦＯエリアの更新したライ
トアドレスに書き込むことが可能か否かをステップＪＳ
Ｔ４０〜ＪＳＴ４２で判断し、その判断結果に基づいた
処理を施したのち、同期コードＥＯＬの最後のｌをＦＩ
ＦＯエリアに転送する。 転送後は、ビットカウンタＢＴＣＩＩから１を弓くと共
に、上述同様にしてステップＪＳＴ４３で、カウンタＢ
ＴＣ■に８をセットする必要があるのか否か、ステップ
ＪＳＴ４４でライトアドレスをＦＩＦＯエリアの先頭ア
ドレスに戻す必要があるのか否かを判断し、その判断結
果に基づいた処理を施したのち、次の１ラインのコード
化処理を行なうために、第２１図のフローに戻る。 以上のようにして、ＲＢＦエリアに記憶された画データ
は１バイトづつＣＰＵ内に取り出されデータ圧縮された
のち、ＦＩＦ○エリアに貯えられて行く。 第２６図は、このようにしてＦＩＦＯエリアに貯えられ
たコード化データを１バイトづつ送受信情報入出力部■
に転送するための仕事Ｃの動作手順を示したものである
。 この仕事Ｃは前述した通り、送受信情報入出力部■に転
送された８ビツトのデータをシリアルにモデムに出力す
る毎に送受信情報入出力部■から発生する割込要求信号
１□ｌｔｃにより実行される。 この割込要求信号、ｉｎｔ、は、例えば、伝送速度を４
８００ ｂ ｐ ｓとした場合、８／４８００ （ｓｅ
ｃ ） ＝ １゜６（鳳ｓｅｃ ）毎に発生する。 割込要求信号１ ｎ Ｌ ｅが発生すると、ＣＰＵはそ
れまで実行していた仕事りあるいはＥを中断し。 それまでにＣＰＵ内の各カウンタ、レジスタ等に入って
いたデータをＲＡＭのＷＫエリアに退避させる。 次に、ＦＩＦＯエリアのリードアドレスをＷＫエリアか
らもってきて、ＣＰＵのリードアドレスレジスタＲＡＲ
にセットし、ＦＩＦＯエリアのそのアドレスからデータ
１バイトを送受信情報入出力部■に転送し、リードアド
レスを更新するため、レジスタＲＡＲに１を加える。 その結果、前述したＦＩＦＯエリアにデータを書き込む
場合と同様、レジスタＲＡＲからキャリが発生して、Ｆ
ＩＦＯエリアの最終アドレスを越えた場合には、レジス
タＲＡＲに初期値をセットしたのち、また、レジスタＲ
ＡＲからキャリが発生しない場合には、そのアドレスを
ＷＫエリアに格納する。 そのあと、先に退避したデータを再びＣＰＵ内に戻して
割込前の仕事りあるいはＥに戻る。 受信モード 受信時においてＣＰＵが行なう包括動作フローは既に第
１５図に示したが、この処理を実行するためにＣＰＵは
以下に述べる各割込要求に応じて各仕事Ｆ〜■を時分割
で実行する。 即ち、受信時、ＣＰＵには前述第１１図で説明した送受
信情報入出力部■から発生する割込要求信号ｉ ｎ ｔ
、の他のタイミング信号発生部■から発生する同期信号
Ｓ、による割込要求信号１ｎＬｔ、同期信号Ｓ、による
割込要求信号１ｎｔｈが信号線ＩＮＴを介して入力する
。その割込要求信号１ｎ１１〜ｊｎｔｈに応じて仕事を
行なうときの優先順位は、Ｆ＞Ｇ＞Ｈの順であり、常時
は仕事Ｉを実行している。 次に、これらの仕事Ｆ−１の概要を第２７図の画データ
処理経路図を参照して説明する。 〔仕事Ｆ１ 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは仕事Ｆを実行する。 その仕事内容は、前述したＲＡＭのＲＢＦエリア【ある
いはＨに１ライン分の復号化された画素データがストア
されたことを示すメモリフルフラグＭＦＦＩあるいは■
がセットされていれば、そのフラグＭＦＦをリセットす
ると共に、データ読み出しフラグＤＲＦ ＋あるいは■
をセットし、メモリフルフラグＭＦＦＩあるいは■がリ
セットされていれば、そのフラグＭＦＦをリセットする
ことである。 このデータ読み出しフラグＤＲＦ ＩあるいはＤは、以
下に述べる仕事Ｈを行なう際に参照される。 ［仕事Ｇ］ 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは仕事Ｇを実行する。 その仕事内容は、第２７図の画データ処理経路図に示す
ように、モデムＭＤＭから送受信情報入出力部■に受信
画データが８ビツト入力したとき発生する割込要求信号
ｉｎｔ、により、その８ビツトデータ、即ち、１バイト
データを前述したＦＩＦＯエリアに転送し、その所定ア
ドレスに書き込むことである。 ＦＩＦＯエリアに転送された受信画データは、次の仕事
■で画素データに復号化されＲＢＦエリアに転送されて
貯えられる。 〔仕事Ｉ］ これは通常ＣＰＵが実行している仕事で、ＲＢＦエリア
Ｉあるいはｎが空で、メモリ空フラグＭＥＦｒあるいは
■がセットされていれば、それをリセットしたのち、Ｆ
ＩＦＯエリアから画データをＣＰＵ内に取り込み、復号
化を行ない、その復号化した画データを順次ＲＢＦエリ
アに転送し貯えて行く。１ライン分の復号化が終了した
時点で、受信画データの誤りの有無をチエツクし、誤り
がなければメモリフルフラグＭＦＦＩあるいは■をセッ
トする。 〔仕事Ｈ〕 割込要求信号ｉｎｔ、による割込要求がかかると、ＣＰ
Ｕは前記データ読み出しフラグＤＲＦ ！あるいは■が
セットされている場合にのみ、その割込要求を受は付は
仕事Ｈを実行する。 その仕事内容は、受信画記録部■の副走査用パルスモー
タを１ステップ進めること、及びＲＢＦエリアから８ビ
ット単位で復号化された画データを２５６ビツト受信画
出力部■に出力することである。 但し、副走査線密度によって、その仕事を行なうタイミ
ングが多少異なり、副走査線密度７．７本／ｍの場合は
、フラグＤＲＦがセットされているとき、信号１ｎｔｈ
の割込要求毎にパルスモータを１ステップ進め、８回の
割込みで１ライン分の画データを受信画出力部ｍに出力
し終る。副走査線密度３．８５本／ＩＩＩＩ＋の場合は
、フラグＤＲＦがセットされているとき、信号ｊ ｎ
ｔｈの一つ置きに割込要求を受は付け、パルスモータを
１ステップ進める一方、信号１ｎｔｈの１６回の発生で
１ライン分の画データを続けて２回受信画出力部ｍへ出
力する。 第２８図は副走査線密度３．８５本／ｍの場合における
各仕事Ｆ〜■のタイムチャートの一例を示したもので、
ＣＰＵがＦ Ｉ ＦＯエリアから画データを８ビツトづ
つ取り込み、復号化を行なってラインバッファＲＢＦエ
リアに順次転送する仕事■を実行している間に、例えば
、同期信号Ｓ１およびＳ。 による信号ｉｎｔ、および１ｎｔｈの割込要求がかかる
と、先ず、データ読み出しフラグＤＲＦをセットあるい
はリセットする仕事Ｆを実行し、そのあと副走査用パル
スモータを１ステップ進めると共に、ＲＢＦエリアから
復号化された画データを受信画出力部ｍへ出力する仕事
Ｈを実行する。その間、モデムＭＤＭからはシリアルに
受信画データが送受信情報入出力部■に入力し、前述し
たように、そこに８ビツトのデータが入力する毎に、送
受信情報入出力部■は割込要求信号ｉｎｔ、を発生する
。 この割込要求信号ｉｎｔ、がＣＰＵに入力すると、ＣＰ
Ｕは仕事Ｈあるいは■を中断して送受信情報入出力部■
に入力した８ビツトのデータをＦＩＦＯエリアに転送す
る仕事Ｇを実行する。 この仕事Ｇを終えたあとは再び仕事ＨあるいはＩに戻る
。 割込要求信号ｉｎｔゎによる８回の割込要求によって、
ＲＢＦエリアがら１ライン分の画データを受信画出力部
ｍへ出力すると、再び信号１ｎｔ７の割込要求毎に同じ
ｌライン分の画データを受信画出力部ｍに出力し、受信
画記録部■では画データの２度書きを行なう。 次に、以上に説明した仕事の更に詳細な処理手順を第２
９図以下に説明する。 第２９図は、モデムＭＤＭから送受信情報入出力部■に
入力（だ８ビツトのデータをＦＩＦＯエリアに転送する
仕事Ｇのフローチャートである。 前述したようにモデムＭＤＭから送受信情報入出力部■
にデータが８ビツト入力すると、割込要求信号ｉｎｔ、
が発生する。 この割込要求信号ｉｎｔ、も送信モードの場合と同様、
例えば、伝送速度を４８００ ｂ ｐ ｓとした場合、
８／４８００ （ｓｅｃ） ＝１．６ （ｍｓｅｃ）毎
に発生する。 この割込要求信号ｉｎｔｇを受は付けると、ＣＰＵはそ
れまで行なっていた仕事ＨあるいはＩを中断してこの仕
事に入る。 即ち、ＣＰＵは、それまで実行していたプログラムで使
っていた各カウンタ、レジスタ等内の内容を、再びその
プログラムに戻った際に使用できるようにするため、Ｒ
ＡＭのＷＫエリアに退避させる。 また、ＷＫエリアからＦＩＦ○エリアのライトアドレス
をもってきて、ＣＰＵ内のアドレスレジスタＡＤＲをセ
ットする。 次に、送受信情報入出力部■に入力したデータ８ビツト
を取り込み、ＰＩＦ、Ｏエリアに転送し、そのアドレス
内に書き込む。 転送後、アドレスレジスタＡＤＨに１を加え、キャリの
発生を調べる。 キャリが発生した場合には、ＦＩＦＯエリアの最終アド
レスに上記１バイトデータを書き込んだことになり１次
のデータは、ＦＩＦＯエリアの先頭アドレスに書き込ま
なければならないので、アドレスレジスタＡＤＲに初期
値をセットしてこれをＷＫエリアに格納する。 また、キャリの発生がなければ、そのままライトアドレ
スをＷＫエリアに格納する。 そのあと、前の仕事に戻るため、先に退避させた内容を
再びＣＰＵ内にセットする。 このようにして、ＦＩＦＯエリア内に貯えられたコード
化データは、次に仕事Ｉで復号化される。 第３０図は、その仕事■における、受信したコード化デ
ータを基にテーブルを引いてランレングス（２進数）を
取り出すためのフローを示したものである。 このフローに入ると、ＣＰＵは先ずレジスタ類の初期設
定を行なった後、ＦＩＦＯエリアからコード化データの
取り出しが可能か否かチエツクし、ＦＩＦＯエリアにデ
ータがストアされて取り出すことが可能になれば、その
データを８ビツトＣＰＵ内のデータレジスタＤ Ｒ＋に
取り込む。 コード化データに基づいてテーブルを引き、そのコード
化データに対応したランレングスを取り比すとき、本実
施例では、後述するようにコード化データの先頭ビット
が１で始まる場合、先頭ビットはＯで２ビツト目に１が
来る場合、２ビツト目まで０で３ビツト目に１が来る場
合、・・・ ・・・に前記衣１．２に示したＷＲＩＴＥ
コード及びＢＬＡＣＫコードをグループ分けして、その
コードに対応したランレングスを取り出すためのテーブ
ルを構成している。 従って、今、ＦＩＦＯエリアからデータレジスタＤＲ，
に取り込んだコード化データの先頭部分にＯが何ビット
付加されているか調べる必要があるので、このためＯカ
ウンタを用意する。 前記衣からも明らかなように、コード化データの先頭部
分に付加されるＯは最大７ビツトであり。 Ｏが８ビツト以上付加されれば、そのコードは同期コー
ドである。 従って、その０カウンタには最初８をセットしておく。 次に、データレジスタＤＲ，内のコード化データの先頭
部分に何ビットのＯが付加されているか調べるため、デ
ータレジスタＤＲ，のコード化データをアキュームレー
タＡＣＣに転送し、１ビツトシフトする。 シフトして取り出されたキャリを１ビツトメモリに記憶
する。 また、１ビツトシフトされたコード化データは、後１こ
順次取り出して調べていく必要があるので、再びデータ
レジスタＤＲ，に戻してストアしておく。 このとき、コード化データの何ビットまで取り出された
かを記憶しておく必要があるので、初期設定で８にセッ
トされたビットカウンタＢＴＣＩＩから１を引く。 データレジスタＤＲ，に取り込んだコード化データの８
ビツト分全てが取り出された場合には、データレジスタ
Ｄ Ｒｔに次の８ビツト分を取り込む必要があるので、
その場合には、第３１図に示すサブルーチンＦＩＦＯＲ
ＥＡＤを実行する。 そのあと、先にコード化データを１ビツトシフトして取
り出したキャリがｒＯＪかｒ１４かをチエツクし、ｒｌ
Ｊの場合には、テーブルを引いてランレングスを取り出
すためのフローに移る。 キャリが「０」であれば、Ｏカウンタがら１を引き、そ
の計数値が７以下の場合、再びコード化データをシフト
してｒＱＨの数を計数するフローを繰り返し実行する。 この場合、コード化データ先頭部分に「０」が８ビット
続けば、Ｏカウンタから】引いた結果がＯとなり、その
コード化データは、同期コードであることが判るので、
受信データの誤りチエツク、この場合、コード化データ
先頭部分にｒＱＪが８ビット続けば、Ｏカウンタがら１
引いた結果が０となり、そのコード化データは、同期コ
ードであることが判るので、受信データの誤りチエツク
。 およびリターン符号の検出動作を行なう９コード化デー
タのシフトを行なうことにより、キャリｒｌＪが発生し
た場合は、０カウンタの内容をアドレスとして第１テー
ブルＴ１を引くプログラムステップ５Ｔ５０を実行する
。 テーブルは「白」のコード化データに対応するランレン
グスを取り出すためのテーブルと「黒」のコード化デー
タに対応するものとの２つに分かれており、両者はほぼ
同様に構成され、「白」の場合のテーブルの構成は、第
３０図（ｂ）に示す通りである。即ち、ＲＯＭの所定エ
リアに設けられた第１テーブルＴ１および第２テーブル
Ｔ、から成り、第１テーブルＴ、には、アドレス１〜８
に第２テーブルＴ！の先頭アドレスを示すＷＨｆｆ〜Ｗ
Ｈ，がストアされている。 第２テーブルＴ１は、コード化データの先頭部分に付加
される０のビット数毎のブロックに分けられ、各ブロッ
クには、そのコード化データに対応したランレングスを
取り出すために必要なデータが入っている。 １！３０図（ｃ）は、その第２テーブルＴ、のうち、コ
ード化データの先頭１ビツトのみがＯの場合、即ち、ア
ドレスＷＨ１からＷＨ，に至るまでのテーブルを示した
ものである。 以下、第３０Ｓ（ａ）のプログラムステップ５Ｔ５０以
下のフローを説明するに当っては、先頭１ビツトのみが
Ｏのコード化データのランレングスを取り出す場合を例
にとって、第３０図（ｂ）、（Ｃ）のテーブルを参照し
ながら説明して行く。 ステップ５Ｔ５０に入るまでのフローで、コード化デー
タは２ビツト「０．１ノがシフトされ、Ｏカウンタの内
容は７、ビットカウンタＢＴＣｍの内容は６になってい
る。 従って、ステップ５Ｔ５０で第１テーブルＴ１のアドレ
ス７からデータＷＨ，を取り出すことができる。 次に、ステップ５Ｔ５１，５Ｔ５２でそのデータを基に
第２テーブルＴ、のアドレスＷＨ，からデータ２を取り
出し、そのデータ２をデータレジスタＤＲ１にセットす
る。 第２テーブルＴ２のアドレスＷＨ，に２が入っているい
る理由は、以下の説明から明らかになることであるが、
前記表１．２を見て判る通り、コード化データの先頭部
分に「０．１」が来た場合、次に続くデータビット数は
必ず２ビツト以上である。つまり、ｒｏ、ＩＪで始まる
コード化データは４ビツト以上であるためである。 ステップ５Ｔ５３では、以下のステップで所定のデータ
を入れるため、データレジスタＤＲ２をクリアする。 次いで、ステップ５Ｔ５４でデータレジスタＤＲの内容
をアキュームレータＡＣＣに移してシフトし５ステツプ
５Ｔ５５で、そのシフトしたデータを再びデータレジス
タＤＲ，に戻すと共に、ステップ５Ｔ５６で先にクリア
されたデータレジスタＤＲ，に、そのシフトされた１ビ
ツトのデータを入力する。 この結果、データレジスタＤＲ，内のコード化データは
、３ビツトまでシフトされているので、それを記憶して
おくため、ステップ５Ｔ５７で、ビットカウンタＢＴＣ
ＩＩがらｌを引く。 判断ステップ５Ｔ５８の判断結果はＮＯで、ステップ５
Ｔ５９に移り、再度ステップ５Ｔ５４〜５Ｔ５９を繰り
返し実行する。 従って、２度目にステップ５Ｔ５９を実行した段階では
、データレジスタＤＲ，にはコード化データの残り４ビ
ツト分のデータが、データレジスタＤＲ，にはコード化
データの３．４ビツト目のデータが入っており、また、
ビットカウンタＢＴＣ■の内容は４、データレジスタＤ
ＲｓはＯになっている。 この結果、ステップ５Ｔ６０での判断結果がＹＥＳで、
ステップ５Ｔ６１に移る。 ステップＳ Ｔ６１で、第２テーブルアドレスＷＨにデ
ータレジスタＤ Ｒ２の内容を加算し、ステップ５Ｔ６
２．５Ｔ６３で、更にその加算結果に１を加えて第２テ
ーブルを引く。 例えば、コード化データの第３．４ビツト目が、「Ｏｌ
ｏ」即ちｏであれば、ＷＨ，＋。、、、ｒＱ、１」であ
れば、Ｗ Ｈ＋−１−ｔ 、 ｒ １、Ｏ」であれば
、Ｗ Ｈ、、、、、のアドレスから夫々データａ、ｂ、
ｃを取り出す。 また、第３．４ビツト目がｒｌ、ＩＪであれば、ＷＨ１
＋３．１のアドレスからデータな取り出す。 このときのコード化データはｒＯ，ｌ、１．１」でこれ
は前記衣から明らかなように、ランレングスが２のコー
ド化データである。 従って、Ｗ Ｈ、、、や、のアドレスには、そのランレ
ングス「２」、そのランレングスがターミネーションコ
ードのランレングスを示す符号Ｔ＝ ｒＯＪ及びランレ
ングスが見つかったのでテーブル参照終了を示す符号「
１」がストアされている。 即ち、第２テーブルの所定アドレスには、第３０図（ｄ
）で示すように、コード化データに対応するランレング
ス（２進数）ＲＵＮ （但し、コード化データがメーク
アップコードの場合には、それに対応するランレングス
を６４で割った数）ターミネーションコードに対するラ
ンレングスであるかメークアップコードに対するランレ
ングスであるかを示す符号Ｔ／Ｍおよびテーブル参照終
了を示す符号「１」がストアされており、これらの符号
は後のプログラムステップで利用される。 ステップ５Ｔ６４では、テーブル参照終了か否かをチエ
ツクするため、この取り出されたデータを１ビツトシフ
トし、ステップ５Ｔ６５で、そのキャリ「１」が発生し
たか否かを判断する。 この結果、例えば、第３．４ビツト目が「１、■」でア
ドレスＷ Ｈｌ ０３＋ １ からデータを取り出した
場合にはキャリ「１」が発生するので、そのランレング
スに基づいて１ビツトづつの画素データをＲＢＦエリア
に転送するサブルーチンＲＵＮＬＥＮＧＴＨ５ＴＯＲＥ
を実行する。 また、例えば、第３．４ビツト目がｒｏ、ＯＪでアドレ
スＷ Ｈｌ＋。や、からデータａをレジスタＡＤＲに取
り出した場合には、キャリはｒＯＪであるから、ステッ
プ５Ｔ５２に戻る。 ステップ５Ｔ５２に戻れば、今度はレジスタＡＤＲの内
容ａで第２テーブルを引く結果、１がデータレジスタＤ
Ｒ３にセットされる。 従って、ステップ５Ｔ５６で、コード化データの５ビツ
ト目をデータレジスタＤＲ，に取り出して、その内容に
応じて、ステップ５Ｔ６３でアドレスａ＋０＋１あるい
はａ ＋ １ ＋ １のデータをレジスタＡＤＲに取り
出す。 以下、同様の動作を繰り返し、その間にデータレジスタ
ＤＲ，にストアされたデータ８ビツトが全てシフトアウ
トされれば、ステップＪＳＴ５ｇでの判断結果がＹＥＳ
になるので、次のデータをＦＩＦＯエリアからデータレ
ジスタＤＲ，に転送するサブルーチンＦＩＦＯＲＥＡＤ
を実行する。 第３１図は、サブルーチンＦＩＦＯＲＥＡＤのフローを
示したもので、このフローに入ると、先ず、それまでＣ
ＰＵ内に貯えられていた各種データを退避させる。 次に、ＦＩＦ○エリアからデータの読み出しを行なう訳
であるが、この場合にも、前述送信モードで説明した場
合と同様、ＦＩＦＯエリアにデータを出し入れするため
の条件として、ＦＩＦＯエリアに書き込まれたデータを
破壊しないため、（１）リードアドレスがライトアドレ
スを追い越してはならない。またＦＩＦＯエリアのデー
タを空にしないため、（２）リードアドレスはライトア
ドレスに追い越されてはならないと云う２つの条件があ
る。 このため、ＦＩＦＯエリアのリードアドレスとライトア
ドレスが等しいのか否かをチエツクし、送受信情報入出
力部■からＦＩＦＯエリアにデータが転送され、ステッ
プＪＳＴ６６での判断結果がＮｏとなるまで、データの
読み出しを禁止している。 ステップＪＳＴ６６での判断結果がＮｏとなれば、前述
第３０図（ａ）のフローに戻ったときのために、ビット
カウンタＢＴＣｎに初期値８をセットする。 次いで、ＦＩＦＯエリアからコード化データ１バイトを
取り出し、データレジスタＤＲ，にストアし、Ｆ■ＦＯ
エリアのリードアドレスを更新する。 このとき、そのリードアドレスを先頭アドレスに設定し
直す必要があるか否かをステップＪＳＴ６７で判断し、
その必要がなければそのまま、もし必要があれば、リー
ドアドレスレジスタに初期値をセットしたのち、先に退
避させたＣＰＵ内のデ−タを再び元の状態に戻して、前
述第３０図（ａ）のフローに戻る。 第３２図は、サブルーチンＲＵＮ ＬＥＮＧＴＨ３Ｔ
ＯＲＥのフローを示したものである。 先ず、ＣＰＵ内の各種データを退避させる一方、ＷＫエ
リアからこのフローを実行するに必要なデータを取り出
すことにより、各種データの初期値設定を行なう。 次に、前述第３０図（ａ）のフローを実行した際、ステ
ップ５Ｔ６４で１ビツトシフトされレジスタＡＤＲにス
トアされているランレングスがターミネーションコード
に対応するものか、メークアップコードに対応するもの
かを調べるため再び１ビツトシフトする。 この結果、Ｔ＝ ｒＯＪがシフトされキャリ「Ｏ」即ち
キャリ「ｌ」の発生がなければ、ステップＪＳＴ６８の
判断結果がＮＯとなり、レジスタＡＤＲにストアされて
いるランレングスはターミネーションコードに対応する
ものなので、その画素データを発生させ、ＲＢＦエリア
に転送するフローに移行する。 ステップＪＳＴ６８の判断結果がＹＥＳであれば、レジ
スタＡＤＲには、前述した通り、メークアップコードに
対応するランレングスを６４で割った数値コード、即ち
、メークアップランレングスＭがストアされているので
、その数値の６４倍の画素データを発生させ、ＲＢＦエ
リアに転送するフローに入る。 即ち、レジスタＡＤＨのメークアップランレングスをＭ
カウンタにセットする。 次に、バイト処理が可能かビット処理を行なわなければ
ならないかをステップＪＳＴ６９で判断する。 即ち、このフローを実行するとき、それ以舵にＲＢＦエ
リアに転送した画素データが８ビツト以下で終っていれ
ば、その端数ビット分を先ず転送して、そのアドレスを
８ビツトのデータで満たさなければならない。 その端数ビット数はビットカウンタＢＴＣＩに貯えられ
ている。 従って、ステップＪＳＴ６９でビットカウンタＢＴＣＩ
が８か否かを判断し、その判断結果がＹ Ｉ−。 Ｓであればバイト処理、ＮＯであればビット処理を行な
う。 バイト処理の場合には、ステップＪＳＴ７ｏで処理すべ
きデータが「白」か「黒」か判断し、「白」の場合には
後述するフローを行ない、また「黒」の場合にはｒ黒」
の画素データを８ビツトづつ発生させ、これをＲＢＦエ
リアに転送するフローを実行するが、そのフローは以下
に述べる「白」の場合と１発生させる画素データが異な
るのみで、同様の動作を行なうので、その詳細な説明は
省略する。 ビット処理に入った場合には、ステップＪＳＴ７１で処
理すべきデータがＦ白Ｊか「黒Ｊか判断する。 舵述した通り、送信側からデータが送られてくるとき、
同期コードＥＯＬの次に必ず「白」のコード化データが
送られてくるので、第３０図（ａ）のフローを実行して
このコード化データを基にテーブルを引き、それに対応
するランレングスを取ＩＪ出したとき最初のランレング
スは「白」で、そのあと、メークアップランレングスの
場合には色の変化はないが、ターミネーションランレン
グスが取り出される毎に色の変化が生じる。従って、ス
テップＪＳＴ６８でキャリｒｌ」の発生を判断するため
レジスタＡＤＲの内容をシフトしたとき、キャリｒＱ）
の発生毎に生じる色変化を記憶することにより、ステッ
プＪＳＴ７１でそのランレングスが「白」か「黒」を判
断することができる。 ステップＪＳＴ７０の判断結果が「黒」の場合には、「
黒Ｊの画素データを発生させ、それをＲＦ３Ｆエリアに
転送するフローを実行するが、そのフローは、以下に述
べる「白」の場合とほぼ同様に行なわれるので、その詳
細な説明は省略する。 ステップＪＳＴ７＋の判断結果が「白」の場合には、Ｒ
ＢＦエリアのこれから画素データ端数ビットを書き込む
べきアドレスの８ビツトのデータを一旦、ＣＰＵのアキ
ュームレータＡＣＣ内に取り込む。 次に、そのアキュームレータＡＣＣの内容にＡＣＣの内
容を加えることにより１ビツトシフトする。この結果、
アキュームレータＡＣＣには先に入っていた８ビツト以
下の画素データの後に続いて端数分の白画素データｒＱ
Ｊが１ビツト入る。 これにより、端数分の１ビツトが処理されたのでビット
カウンタＢＴＣＩから１を引き、端数分の処理が終った
か否かをステップＪＳＴ７２で判断する。 ステップＪＳＴ７２の判断結果がＮＯで、まだ端数分の
処理が終っていなければ再びアキュームレータＡＣＣの
内容をシフトして「０」を入れる動作を、繰り返す。 ビットカウンタがＯとなって端数分に全てｒＱＪが入れ
ば、そのアキュームレータＡＣＣの内容をＲＢＦエリア
に転送すると共に、ＲＢＦエリアのライトアドレスを更
新する。 これにより、ビット処理が終了し、次のアドレスからは
バイト処理を行なうことができるので、先ずＴカウンタ
に初期値８をセットする。 そのあと、アキュームレータＡＣＣの内容をオール［Ｏ
」にしたのち、これをＲＢＦエリアに転送し、そのライ
トアドレスを更新し、Ｔカウンタから１を引く動作を８
回繰り返す。 ステップＪＳ丁７３の判断結果がＹＥＳ、即ち、６４ビ
ット分の画素データがＲＢＦエリアに転送されたとき、
Ｍカウンタから１を引く。 この結果、Ｍカウンタの内容がＯになったか否かをステ
ップＪＳＴ７４で判断して、その判断結果がＮｏであれ
ば、再びＴカウンタに８をセットし。 ６４ビット分の「白」画素データの転送を行なう。 ステップＪＳＴ７４の判断結果がＹＥＳ、即ち、メーク
アップコードに対応するランレングスだけの「白」画素
データが全てＲＢＦエリアに転送されれば、ビットカウ
ンタＢＴＣＩの補正を行なう。 即ち、メークアップコードに対応するランレングスは８
０倍数であるから、そのランレングスの画素データを発
生させ、これをＲＢＦエリアにストアしたとき、その最
後のアドレスに書き込まれた画素データは、その８ビツ
トから最初のアドレスにビット処理を行なって書き込ん
だ端数分を引いたビット分が有効画素データである。従
って、次にターミネーションランレングスの画素データ
を、ＲＢＦエリアに転送するとき、そのアドレスにあと
何ビットの画素データを入れたらよいか記憶しておくた
め、ビットカウンタＢＴＣＩの内容を最初の端数に戻す
。 それをＷＫエリアに格納したのち、先に退避させたＣＰ
Ｕの各種データを再び元の状態にセットして第３０図（
ａ）のフローに戻る。 集３０図（ａ）のフローに戻って、前述したようにテー
ブルからランレングスを取り出す処理を行なうと、メー
クアップランレングスの次にはターミネーションランレ
ングスがレジスタＡＤＲに取り出されるので、ステップ
ＪＳＴ６８での判断結果がＮＯとなり、そのターミネー
ションランレングスの画素データを発生させ、ＲＢＦエ
リアに転送するフローに移行する。 第３３図は、そのフローを示したもので、レジスタＡＤ
Ｒに入っているランレングスがＯか否かを調べる。 ステップＪＳＴ７５の判断結果がＹＥＳ、即ち、ランレ
ングスＯで画素データをＲＢＦエリアに転送する必要の
ない場合は、先に退避したＣＰＵ内の各種データを元の
状態に戻したのち、第３０図（ａ）のフローに戻る。 ステップＪＳＴ７５の判断結果がＮｏならば、ＲＢＦエ
リアのこれからデータを転送すべきアドレス内データの
端数チエツクを行なう。 このため、ビットカウンタＢＴＣＩが８か否かを詞べ、
ステップＪＳＴ７６での判断結果がＹＥＳ。 即ち、端数Ｏで、そのライトアドレスに８ビツトのデー
タを書き込むことが可能な場合には、発生すべき画素デ
ータは「黒」か「白」かを調べ、バイト処理フローに移
る。 「黒」の場合のバイト処理は以下に説明するが、「白」
の場合は「黒」の場合とほぼ同様の処理が行なわれるの
で、その詳細は省略する。 ステップＪＳＴ７６での判断結果がＮｏ、即ち、先に転
送したデータが８ビツト以下ならば、先ず、そのアドレ
スに端数ビットを転送して、８ビツトにするビット処理
を行なう。 このため、先ず、そのとき発生すべき画素データが「白
」か「黒」かを調べ、その結果、ステップＪＳ７７７で
の判断結果が「白」であれば、「白」の画素データを発
生させ、それをＲＢＦエリアに転送するフローに移る。 このフローは、以下に述べる「黒Ｊの場合とほぼ同様に
行なわれるので、その詳細は省略する。 ステップＪＳＴ７７での判断結果がＮＯであれば、画素
データのうちこれから転送すべきアドレス内のデータを
アキュームレータＡＣＣに取り込む。 次に１ビツトメモリに１をセットし、その１ビツトメモ
リを介してアキュームレータＡＣＣ内のデータを１ビツ
トシフトする。 この結果、アキュームレータＡＣＣ内には、先に書き込
まれた８ビツトの画素データのうち、１ビツトが今回書
き込むべき「黒」画素データ「１」に書き換えられて貯
えられる。 端数１ビツトの画素データ発生の処理が終わったので、
ビットカウンタＢＴＣＩから１を引く。 この結果、ビットカウンタが０になったか否かをステッ
プＪＳＴ７８で判断し、その判断結果がＮＯ１即ち、未
だ処理すべき端数ビットが残っていれば、レジスタＡＤ
Ｒに入っているランレングスからＩを引き、ターミネー
ションランレングスの処理が全て終わったか否かをステ
ップＪＳＴ７９で判断する。 ステップＪＳＴ７９での判断結果がＮＯであれば、再び
アキュームレータＡＣＣをシフトして「黒」画素データ
１ビツトを入れる処理を繰り返し実行する。 ステップＪＳＴ７９の判断結果がＹＥＳ、即ち、端数処
理が終らないうちにターミネーションランレングスの画
素データ発生処理が終った場合には、そのアキュームレ
ータＡＣＣの内容を先のＲＢＦエリアのライトアドレス
に転送する。 そのあと、そのライトアドレスおよびビ・ソトカウンタ
ＢＴＣＩの内容をＷＫエリアに格納し、再びＣＰ Ｕ内
の内部状態を元に戻して、第３０図（ａ）のフローに戻
る。 もし、ターミネーションランレングスの処理が終らない
うちに、端数処理が終わり、アキュームレータＡＣＣに
取り出した画素データに端数ビット分の「黒」画素デー
タが入り、アキュームレータＡＣＣが所定のデータで満
たされる場合には、ステップＪＳＴ７８の判断結果がＹ
ＥＳとなり、そのアキュームレータＡＣＣの内容をＲＢ
Ｆエリアに転送し、ターミネーションランレングスから
１を引く。 次に、ステップＪＳＴ８０での判断結果がＮＯ１即ち、
未だターミネーションランレングスの処理が終っていな
ければ、ＲＢＦエリアのライトアドレスを１つ更新して
バイト処理に移る。 ステップＪＳＴ８０の判断結果がＹＥＳであれば、ビッ
トカウンタＢＴＣＩに８をセットし、ＲＢＦエリアのラ
イトアドレスを１つ更新したのち、それらをＷＫエリア
に格納する。 そのあと、ＣＰＵ内の内部状態を元に戻して第３０図（
ａ）のフローに戻る。 バイト処理に入った場合には、アキュームレータＡＣＣ
に８ビツトオールｒｌＪ をセットし、ＲＢＦエリアに
転送する。 次に、ターミネーションランレングスから８を引き、そ
の結果がＯになったか否かをステップＪＳ Ｔ８１で判
断する。 ステップＪＳＴ８１の判断結果がＹＥＳであれば、ＲＢ
Ｆエリアのライトアドレスに丁度８ビツトの画素データ
が書き込まれた状態でターミネーションランレングスの
処理を終了したことになるので、ビットカウンタＢＴＣ
Ｉに８をセットし、ライトアドレスを１つ更新する。そ
のあとは、前述同様それらのデータをＷＫエリアに格納
し、ＣＰｔＪの内部状態を元に戻して第３０図（ａ）の
フローに戻る。 ステップＪＳＴ８］での判断結果がＮｏであれば。 ステップＪＳＴ８２で、先にランレングスから８を引い
たその結果が正か負が、即ち、その符号が「０」か「ｌ
」かを判断する。 ステップＪＳＴ８２での判断結果がＮＯ，即ち、未だラ
ンレングスが残っていれば、ライトアドレスの更新を行
なったのち、再び「黒」画素データをｌバイトＲＢＦエ
リアに転送する処理を繰り返す。 ステップＪＳＴ８２での判断結果がＹＥＳ、即ち、ター
ミネーションランレングス以上の画素データを、ＲＢＦ
エリアに転送した場合には、次に画素データをＲＢＦエ
リアのそのアドレスに転送する際、何ビット入れたらよ
いか、その端数分を記憶しておくため、ビットカウンタ
ＢＴＣＩにその端数分をセットする。 このとき、ＲＢＦエリアのそのライトアドレスには余分
の「黒」画素データが書き込まれたことになるが、その
分は、以上の説明からも明らかなように、次の画素デー
タにより置き換えられるので何ら不都合は生じない。 ビットカウンタＢＴＣＩの補正を行なったあとは、ライ
トアドレスの更新を行ない、それらのデータをＷＫエリ
アに格納し、ＣＰＵの内部状態を復元したのち第３０図
（ａ）のフローに戻る。 ＣＰＵが以上に説明した仕事Ｉを実行することにより、
ＦＩＦＯエリアに貯えられたデータは、１バイトづつＣ
ＰＵに取り込まれ、復号化が行なわれてＲＢＦエリアに
貯えられる。 ＲＢＦエリアに貯えられた画素データは、次に、ＣＰＵ
が前述した割込要求信号１ｎｔｂにより仕事Ｈを実行す
る際、受信画出力部■に取り出され、更に受信画記録部
■に移され、記録紙に記録される。 第３４図は、その仕事Ｈにおける画素データを受信画出
力部ｍに転送するフローを示したものである。 このフローに入ると、ＣＰＵは先ず、的述第５図（ａ）
、（ｂ）を参照して説明したサーマルエレメントのセグ
メント選択データをＷＫエリアから取り出し、レジスタ
Ｒにセットする。 セグメント選択データは、前述したように、サーマルエ
レメントの８セグメントを順番に選択していくデータで
あるから、ラインの最初のセグメントを選択する時点で
は、ＷＫエリアには「０、Ｏ，Ｏ，Ｏ５０，０、Ｏｌｌ
」がストアされている。 次に、バイトカウンタＢＹＣに初期値３２をセットする
。 これは、前述した通り１セグメント分のデータが２５６
ビツト、即ち、３２バイトから成り、受信画出力部ｍに
画データをセットするには、８ビツトづつ３２回の処理
を施す必要があるためである。 また、ＷＫエリアからＲＢＦエリアのリードアドレスを
取り出し、ＣＰＵ内にセットする。 次に、そのリードアドレスから１バイトデータをアキュ
ームレータＡＣＣに取り込み、これを受信画出力部正に
出力すると共に、ＲＢＦエリアのリードアドレスを更新
し、１バイトの転送処理が終了したので、バイトカウン
タＢＹＣから１を引く。 ＣＰＵがこの転送処理を３２回繰り返すことにより受信
画出力部ｍには１セグメント分のデータがセットされる
。 このとき、バイトカウンタＢ Ｙ Ｃ，は０となるので
、次にはセグメント選択データをレジスタＲがらアキュ
ームレータＡＣＣに転送し、更に受信画出力部ｍに転送
する。 これで、受信画出力部■にはｌセグメント分の画素デー
タとセグメント選択データがあセットされたことになる
ので、次に、ＣＰ（Ｊは、前述したパワーイネーブル発
生のためのライトストローブＷ Ｓ ２を受信画出力部
ｍに出力する。 この結果、前述したようにサーマルエレメントが動作し
、受信画記録部■で１セグメンｉ・分の記録が行なわれ
る。 ＣＰＵは、再び次に仕事Ｈを行なうときに備えて、セグ
メント選択データを１ビツトシフトしたのち、そのデー
タおよび、ＲＢＦエリアのリードアドレスをＷＫエリア
内に退避させたのち、割込み前の仕事に戻る。 ＣＰＵが割込要求信号ｉ ｎ ｌ：ｈを受は付けて行な
うときの仕事Ｉ（とじては、上記データ転送処理の他に
受信画記録部■の副走査用パルスモータに相励磁信号を
出力する処理があるが、これは前述第１８図（ａ）〜（
Ｃ）を参照して説明した送信モードにおける場合と同様
であるから、その詳細な説明は省略する。 送信モードにおいては、ＣＰＵが以上の仕事Ｆ〜Ｉを実
行することにより、受信画データを復号化し、記録する
ことにより原稿のコピーを得ることができる。 尚、上記実施例においては、ＣＰＵが各仕事を行なうた
めに必要とする各種のレジスタ、カウンタ等をＣＰｔＪ
内に設けた場合について説明したが、これらレジスタ、
カウンタ等をＣＰＵ外部に設けても良いことは言う迄も
ない。 また、上記実施例においては、モデムを用いた公衆回線
を利用した場合について説明したが、ディジタル回線を
利用した場合にも適用できることは明らかである。 更に、上記実施例においては、８ビツトＣＰＵでデータ
処理を行なう場合にについて説明したが、本発明はこれ
に限定されることなく、例えば、１６ビツト、４ビツト
、３２ビツトあるいはビットスライス等のＣＰＵでも同
様に処理できることは勿論のことである。 更にまた、本実施例における原稿読取部■、受信画記録
部■の構成は任意に設計できる。例えば原稿読取部Ｉは
、マグネットテープ、メモリ等の画像リースから画素デ
ータを取り出すものであっても良いし、また、受信画記
録部■はコンピュータであっても良い。 また、相手側受信装置あるいは送信装置自体がコンピュ
ータや蓄積交換装置であっても良い６以上の説明の通り
、本発明によれば、従来装置におけるバッファ装置、コ
ーグ、デコーダ装置、通信制御装置等のハード部分でマ
イクロコンピュータに置き換えたので、構成が極めてコ
ンパクトになり、しかも、非常に安価なファクシミリ装
置を得ることができる。
第１図は従来のファクシミリ装置を説明するための図で
、（ａ）はその送信側のブロック構成図、（ｂ）はその
受信側のブロック構成図、第２図は本発明の一実施例に
係るファクシミリ装置のシステムブロック構成図、第３
図は第２図における原稿読取部ｌの具体的構成図、第４
図（ａ）は第２図における画情報入力部■の具体的構成
図、第４図（ｂ）はその動作を説明するためのタイムチ
ャート、第５図（ａ）は第２図における受信画出力部ｍ
の具体的構成図、第５図（ｂ）はその動作を説明するた
めのタイムチャート、第６図（ａ）は第２図における受
信画記録部■の具体的構成図、第６図（ｂ）は第６図（
ａ）におけるサーマルエレメントＳＥの具体的構成図、
第７図は第２図におけるマイクロ、プロセッシング、ユ
ニット部（ＣＰＵ）Ｖの具体的構成図、第８図は第２図
におけるタイミング信号発生部■の具体的構成図、第９
図は第２図における制御プログラム記憶部■の具体的構
成図、第１０図は第２図における情報記憶部■の具体的
構成図、第１１図（ａ）は第２図における送受信情報入
出力部■の具体的構成図、第１Ｉ図（ｂ）は第１１図（
ａ）の送信モード時における動作を説明するためのタイ
ムチャート、第１１図（ｃ）は第１１図（ａ）の受信モ
ード時における動作を説明するためのタイムチャート、
第１２図は第２図における制御信号入力部Ｘの具体的構
成図、第１３図は第２図における制御信号出力部℃の具
体的構成図、第１４図は本発明の一実施例に係るファク
シミリ装置の送信モード時における動作を説明するため
の包括動作フローチャート、第１５図は本発明の一実施
例に係るファクシミリ装置の受信モード時における動作
を説明するための包括動作フローチャート、第１６図は
本発明の一実施例に係るファクシミリ装置の送信モード
時における画データの流れを示す画データ処理経路図、
第１７図は第７図のマイクロ、プロセッシング、ユニッ
ト部Ｖが送信モード時に実行する各仕事Ａ−Ｈのタイム
チャート、第１８図（ａ）はそのマイクロ。 プロセッシング、ユニット部Ｖが実行する原稿読取部■
の副走査パルスモータを１ステツプ進める仕事Ｂのフロ
ーチャート、第１８図（ｂ）はそのときのパルスモータ
相励磁パターン図、第１８図（Ｃ）はそのとき実際にパ
ルスモータに出力される相励磁信号図、第１９図（ａ）
は前記マイクロ、プロセッシング、ユニット部Ｖが実行
する仕事りにおける原稿読取部ｌで読み取った画データ
を画情報入力部りから情報記憶部■に転送するためのフ
ローチャート、第１９１ｉ１（ｂ）は情報記憶部■のＲ
ＡＭ内をそこに記憶されるデータの種類に応じて区分け
したときの各エリアを説明するためのＲＡＭの構成図、
第２０図（ａ）および（ｂ）は上記仕事りにおける画デ
ータの前処理を行なって情報記憶部■に転送するための
フローチャート、第２１図は仕事已における、Ｒ，Ａ
ＭのＲＢＦエリアから画データを取り出し、「白」のラ
ンレングスを得るためのフローチャート、第２２図（ａ
）、（ｂ）は仕事Ｅにおける、その「白」のランレング
スに基づいてテーブルを引きＷＲＩＴＥコードを取り出
し、ＦＩＦＯエリアに転送するためのフローチャート、
第２３図は仕事Ｅにおける、「黒」のランレングスを得
るためのフローチャート、第２４図（ａ）、（ｂ）は仕
事Ｅにおける、その「黒」のランレングスに基づいてテ
ーブルを引きＢＬＡＣＫコードを取り出し、ＦＩＦＯエ
リアに転送するためのフローチャート、第２５図は仕事
Ｅにおける、同期コードを発生させＦＩＦＯエリアに転
送するためのフローチャート、第２６図はコード化画デ
ータをＦＩＦＯエリアから送受信情報入出力部■へ転送
する仕事Ｃのフローチャート、第２７図は本発明の〜実
施例に係るファクシミリ装置の受信モード時における画
データの流れを示す両データ処理経路図、第２８図はマ
イクロ、プロセッシング、ユニット部Ｖが受信モード時
に実行する各仕事Ｆ〜■のタイムチャート、第２９図は
送受信情報入出力部■からＦＩＦ○エリアにコード化デ
ータを転送する仕事Ｇのフローチャート、第３０図（ａ
）は仕事■におけるＦＩＦＯエリアがら取り込んだデー
タに基づいてテーブルを引きランレングスコードを得る
ためのフローチャート、第３０図（ｂ）乃至（ｄ）はそ
のテーブルの構成図、第３１図は第３０図（ａ）におけ
るサブルーチンＦＩＦＯＲＥＡＤのフローチャート、第
３２図は第３０図（ａ）におけるサブルーチ＞ＲＵＮ
ＬＥＮＧＴＨ５ＴＯＲＥのフローチャート、第３３図
はそのターミネーション画素データをＲＢＦエリアにス
トアするたあめのフローチャート、第３４図はＲＢＦエ
リアがら受信画出力部ｍへ画素データを転送するための
フローチャートである。
、（ａ）はその送信側のブロック構成図、（ｂ）はその
受信側のブロック構成図、第２図は本発明の一実施例に
係るファクシミリ装置のシステムブロック構成図、第３
図は第２図における原稿読取部ｌの具体的構成図、第４
図（ａ）は第２図における画情報入力部■の具体的構成
図、第４図（ｂ）はその動作を説明するためのタイムチ
ャート、第５図（ａ）は第２図における受信画出力部ｍ
の具体的構成図、第５図（ｂ）はその動作を説明するた
めのタイムチャート、第６図（ａ）は第２図における受
信画記録部■の具体的構成図、第６図（ｂ）は第６図（
ａ）におけるサーマルエレメントＳＥの具体的構成図、
第７図は第２図におけるマイクロ、プロセッシング、ユ
ニット部（ＣＰＵ）Ｖの具体的構成図、第８図は第２図
におけるタイミング信号発生部■の具体的構成図、第９
図は第２図における制御プログラム記憶部■の具体的構
成図、第１０図は第２図における情報記憶部■の具体的
構成図、第１１図（ａ）は第２図における送受信情報入
出力部■の具体的構成図、第１Ｉ図（ｂ）は第１１図（
ａ）の送信モード時における動作を説明するためのタイ
ムチャート、第１１図（ｃ）は第１１図（ａ）の受信モ
ード時における動作を説明するためのタイムチャート、
第１２図は第２図における制御信号入力部Ｘの具体的構
成図、第１３図は第２図における制御信号出力部℃の具
体的構成図、第１４図は本発明の一実施例に係るファク
シミリ装置の送信モード時における動作を説明するため
の包括動作フローチャート、第１５図は本発明の一実施
例に係るファクシミリ装置の受信モード時における動作
を説明するための包括動作フローチャート、第１６図は
本発明の一実施例に係るファクシミリ装置の送信モード
時における画データの流れを示す画データ処理経路図、
第１７図は第７図のマイクロ、プロセッシング、ユニッ
ト部Ｖが送信モード時に実行する各仕事Ａ−Ｈのタイム
チャート、第１８図（ａ）はそのマイクロ。 プロセッシング、ユニット部Ｖが実行する原稿読取部■
の副走査パルスモータを１ステツプ進める仕事Ｂのフロ
ーチャート、第１８図（ｂ）はそのときのパルスモータ
相励磁パターン図、第１８図（Ｃ）はそのとき実際にパ
ルスモータに出力される相励磁信号図、第１９図（ａ）
は前記マイクロ、プロセッシング、ユニット部Ｖが実行
する仕事りにおける原稿読取部ｌで読み取った画データ
を画情報入力部りから情報記憶部■に転送するためのフ
ローチャート、第１９１ｉ１（ｂ）は情報記憶部■のＲ
ＡＭ内をそこに記憶されるデータの種類に応じて区分け
したときの各エリアを説明するためのＲＡＭの構成図、
第２０図（ａ）および（ｂ）は上記仕事りにおける画デ
ータの前処理を行なって情報記憶部■に転送するための
フローチャート、第２１図は仕事已における、Ｒ，Ａ
ＭのＲＢＦエリアから画データを取り出し、「白」のラ
ンレングスを得るためのフローチャート、第２２図（ａ
）、（ｂ）は仕事Ｅにおける、その「白」のランレング
スに基づいてテーブルを引きＷＲＩＴＥコードを取り出
し、ＦＩＦＯエリアに転送するためのフローチャート、
第２３図は仕事Ｅにおける、「黒」のランレングスを得
るためのフローチャート、第２４図（ａ）、（ｂ）は仕
事Ｅにおける、その「黒」のランレングスに基づいてテ
ーブルを引きＢＬＡＣＫコードを取り出し、ＦＩＦＯエ
リアに転送するためのフローチャート、第２５図は仕事
Ｅにおける、同期コードを発生させＦＩＦＯエリアに転
送するためのフローチャート、第２６図はコード化画デ
ータをＦＩＦＯエリアから送受信情報入出力部■へ転送
する仕事Ｃのフローチャート、第２７図は本発明の〜実
施例に係るファクシミリ装置の受信モード時における画
データの流れを示す両データ処理経路図、第２８図はマ
イクロ、プロセッシング、ユニット部Ｖが受信モード時
に実行する各仕事Ｆ〜■のタイムチャート、第２９図は
送受信情報入出力部■からＦＩＦ○エリアにコード化デ
ータを転送する仕事Ｇのフローチャート、第３０図（ａ
）は仕事■におけるＦＩＦＯエリアがら取り込んだデー
タに基づいてテーブルを引きランレングスコードを得る
ためのフローチャート、第３０図（ｂ）乃至（ｄ）はそ
のテーブルの構成図、第３１図は第３０図（ａ）におけ
るサブルーチンＦＩＦＯＲＥＡＤのフローチャート、第
３２図は第３０図（ａ）におけるサブルーチ＞ＲＵＮ
ＬＥＮＧＴＨ５ＴＯＲＥのフローチャート、第３３図
はそのターミネーション画素データをＲＢＦエリアにス
トアするたあめのフローチャート、第３４図はＲＢＦエ
リアがら受信画出力部ｍへ画素データを転送するための
フローチャートである。
Claims (1)
- （１）、原稿を読み取りシリアル画素データを発生する
原稿読取部と、前記シリアル画素データをパラレル画素
データに変換する画情報入力部と、マイクロプロセッサ
、前記マイクロプロセッサが実行するデータ処理手順を
格納したリードオンリメモリ、データの入出力を行うラ
ンダムアクセスメモリ、タイミング信号発生部をそれぞ
れ含むマイクロコンピュータと、パラレル符号化データ
をシリアル符号化データに及びシリアル復号化データを
パラレル復号化データにそれぞれ変換する送受信情報入
出力部と、シリアル符号化データ及びシリアル復号化デ
ータを伝送フォーマットに適合させるモデムと、前記マ
イクロプロセッサからのパラレル画素データをシリアル
画素データに変換する受信画出力部と、前記シリアル画
素データを記録紙上に画情報として記録する受信画記録
部とからなり、前記マイクロプロセッサが前記データ処
理手順に基づいて行う処理は、少なくとも、前記タイミ
ング信号発生部が一定周期で発生する複数のタイミング
信号に応答して、送信時には、前記原稿読取部の副走査
処理と、前記ランダムアクセスメモリの第１のエリアに
蓄えられている符号化データを前記送受信情報入出力部
へ送出する処理と、画素データを前記画情報入力部から
前記ランダムアクセスメモリの第２のエリアに蓄える処
理と、前記ランダムアクセスメモリの第２のエリアに蓄
えられている画素データを符号化して前記ランダムアク
セスメモリの第１のエリアに蓄える処理とからなり、受
信時には、前記受信画記録部の副走査を行うとともに前
記ランダムアクセスメモリの第２のエリアに蓄えられて
いる復号化された画素データを前記受信画記録部に送出
する処理と、前記パラレル符号化データを前記ランダム
アクセスメモリの第１のエリアに蓄える処理と、前記ラ
ンダムアクセスメモリの第１のエリアに蓄えられている
符号化データを復号化して前記ランダムアクセスメモリ
の第２のエリアに蓄える処理とからなるように構成した
ことを特徴とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323045A JPH0767132B2 (ja) | 1990-11-28 | 1990-11-28 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323045A JPH0767132B2 (ja) | 1990-11-28 | 1990-11-28 | ファクシミリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8582679A Division JPS5610774A (en) | 1979-07-09 | 1979-07-09 | Facsimile device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293867A true JPH03293867A (ja) | 1991-12-25 |
| JPH0767132B2 JPH0767132B2 (ja) | 1995-07-19 |
Family
ID=18150496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323045A Expired - Lifetime JPH0767132B2 (ja) | 1990-11-28 | 1990-11-28 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767132B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646180A (ja) * | 1992-07-08 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 画像通信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135218A (en) * | 1977-04-30 | 1978-11-25 | Canon Inc | Facsimile equipment |
| JPS547817A (en) * | 1977-06-21 | 1979-01-20 | Canon Inc | Fascimile unit |
-
1990
- 1990-11-28 JP JP2323045A patent/JPH0767132B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135218A (en) * | 1977-04-30 | 1978-11-25 | Canon Inc | Facsimile equipment |
| JPS547817A (en) * | 1977-06-21 | 1979-01-20 | Canon Inc | Fascimile unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646180A (ja) * | 1992-07-08 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 画像通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767132B2 (ja) | 1995-07-19 |
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