JPH0329420A - ダイナミック方式プログラマブルロジックアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック方式プログラマブルロシックアレ
イに関し、特にオア（ＯＲ）論理マトリクスの動作に最
適なタイミングを自動生成するダイナミック方式プログ
ラマブルロジックアレイに関する。

［従来の技術コ 従来、この種のダイナミック方式プログラマブルロジッ
クアレイ（以下、ＰＬＡと略す）は第４図に示すように
、クロック１信号φ１に同期して論理動作またはプリチ
ャージを開始するアンド（ＡＮＤ）論理マトリクス２ｌ
と、ＯＲ論理マトリクス２２と、ＡＮＤ論理マトリクス
２１上に存在してＡＮＤ論理マトリクス２１の論理動作
の完了タイミングを検知する検知回路２３と、この検知
回路２３の出力とクロツク信号φ１との論理積によりＯ
　Ｒ　ＭＡ理マトリクス２２の論理動作及びプリチャー
ジを制御するためのクロツク信号φ２を生成する制御ゲ
ート２５とから構成されていた（特開昭６２−６６１３
１参照）。

［発明が解決しようとする問題点コ 上述した従来のＰＬＡては、ＡＮＤ論理マトリクスの論
理動作完了を検知する検知回路が特定のＡＮＤ論理マト
リクスへの入力に関してＡＮＤ論理マトリクス全体の論
理動作が完了するタイミングを検知していたため、その
他の入力による論理動作が遅れた場合には、ＡＮＤ論理
マトリクスからＯＲ論理マトリクスに対して、論理動作
未終了による異なる論理レベルが入力されてしまい、Ｐ
ＬＡが誤動作するという欠点がある。

本発明の目的は上記欠点を除き、ＯＲ論理マトリクスの
論理動作開始のタイミングをＡＮＤ論理マトリクスの完
全な動作終了後に自動生成でき、その結果、ＯＲ論理マ
トリクスへの誤入力を防止できるＰＬＡを提供すること
にある。

［発明の従来技術に対する相違点コ 上述した従来のＰＬＡに対し、本発明はＡＮＤ論理マト
リクスの論理動作の完了を検知する検知回路の出力を遅
延させる遅延回路をＡＮＤ論理マトリクスの外に備えた
という相違点を有する。

［問題点を解決するための手段コ 本発明の要旨は、第１のクロツクのレベルにより複数の
外部入力に対する論理動作、及びプリチャージを開始す
るアンド論理マトリクスと、該アンド論理マトリクス内
に設けられアンド論理マトリクスの一部の外部入力に対
する論理動作の完了を検知する検知回路と、該候知回路
の出力と前記第１のクロックとの論理積を求め第２のク
ロックを形成する制御ゲートと、前記第２のクロックの
レベルによりアンド論理マトリクスからの出力に対して
論理動作を実行するオア論理マトリクスとを含むダイナ
ミック方式プログラマブルロジックアレイにおいて、前
記検知回路と前記制御ゲートとの間に遅延回路を介在さ
せたことてある。

［発明の作用コ 上記構成に係るプログラマブルロジックアレイは、検知
回路が一部の外部入力に対する論理動作の完了を検知し
ても、直ちにこれを制御ゲートに伝達せず、一定の遅延
後に検知を制御ゲートに通知する。従って、外部入力の
残部がＡＮＤ論理マトリクスに遅れて供給されても、該
残部についての論理動作の終了までＯＲ論理マトリクス
の論理動作を待機させることができ、プログラマブルロ
ジックアレイの誤動作を防止できる。

［実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図，第２図は本発明の一実施例を示すブロック図及
びその具体的な回路図である。図おいて１はＡＮＤ論理
マトリクス、２はＯＲ論理マトリクス、３はＡＮＤ論理
マトリクス上に構成された検知回路、４は検知回路の出
力を遅延させる遅延回路、５はＯＲ論理マトリクス２を
制御するクロック信号を形成する制御ゲート、６ａ〜６
ｄはＡＮＤ論理マトリクス入力線、７ａ〜７ｃはＡＮＤ
論理マトリクス積項線、８ａ，８ｂはＯＲ論理マトリク
ス入力線、９ａ，９ｂはＯＲ論理マトリクス出力線、１
０ａ，１０ｂ，ｌｌａ，ｌｌｂはインバータを示してい
る。

次に動作を説明する。クロツクφ１が低レベルのときＡ
ＮＤ論理マトリクス１の入力線６ａ〜６ｄは低レベルに
固定され、積項線７ａ〜７ｃは高レベルにプリチャージ
される。したがって、制御ゲート５は遅延回路４の出力
とクロックφ１の反転信号とのＮＯＲ論理をと，り、そ
の出力（クロツクφ２）は低レベルになる。したがって
ＯＲ論理マトリクス２０入力線８ａ，８ｂは低レベルに
固定され、出力線９ａ，９ｂは高レベルにプリチャージ
される。

次に、クロツクφ１が反転して高レベルになると、ＡＮ
Ｄ論理マトリクス１に入力が供給され、その論理動作が
開始される。このとき検知回路３の出力は高レベルにプ
リチャージされているので、クロツクφ２は低レベルを
保っており、ＯＲ論理マトリクス２はプリチャージされ
ている状態である。ＡＮＤ論理マトリクスｌに入力が入
り、その積項線６ｃ，６ｄの論理レベルが決定するとき
、検知回路３は低レベルとなる。このとき入力線６ａ，
６ｂの入力が入力ｊＪ６ｃ，６ｄの入力より遅れている
と、積項線？ａ，７ｂの論理レベルは未だ決定されてい
ない。これらの積項線？ａ，７ｂの全ての論理レベルが
決定されるまで遅延回路４は検知回路３の低レベルを制
御ゲート５に伝達しない。積項線７ａ〜７Ｃの全ての論
理レベルが決定したとき、検知回路３，遅延回路４，制
御ゲート５によりクロツクφ２は高レベルとなり、ＯＲ
論理マトリクス２は論理動作を開始する。このＯＲ論理
マトリクス２の論理動作が完了し、ＰＬＡの出力が決定
されると、クロックφ１は再び低レベルとなり、ＡＮＤ
論理マトリクス１，ＯＲ論理マトリクス２は同時にプリ
チャージを開始する。

第３図は遅延回路の他の構成例である。１２はバッファ
回路、１３はキャパシタである。キャパシタの容量値を
ＡＮＤ論理マトリクスの規模を考慮して最適化すること
により、高速性と動作安定性を両立した遅延回路を構成
することができる。

［発明の効果コ 以上説明したように本発明は、ＡＮＤ論理マトリクス上
にある検知回路とＯＲ論理ゲートを制御する制御ゲート
との間にＡＮＤ論理マトリクスの論理動作が完全に完了
するタイミングを考慮した遅延回路を具備したので、Ｏ
Ｒ論理マトリクスへの誤入力を防ぎ、ＰＬＡの誤動作を
防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の詳細構成を示す回路図、第３図は遅
延回路の他の構成例を示す回路図、第４図は従来例のブ
ロック図である。 １，２１・・・・・ＡＮＤ論理マトリクス、２．２２・
・・◆・ＯＲ論理マトリクス、３，　２３◆ ４　●　◆　●　◆ ５，　２５　・ ６ａ〜６ｄ ７ａ〜７ｃ ８ａ，８ｂ ９ａ，９ｂ ・・・・検知回路、 ・・・・遅延回路、 ・・・・制御ゲート、 ・・・・ＡＮＤ論理マトリクス入力線、・・・・ＡＮＤ
論理マトリクス積項線、・・・・ＯＲ論理マトリクス入
力線、 ・・・・ＯＲ論理マトリクス出力線、 １　０　ａ，　　１　０　ｂ， １ｌａ，ｌ１ｂ・・・・インバータ、 １２◆◆●●●●●●バッファ、 １３・・・・・・・・キャパシタ。

Claims (1)

【特許請求の範囲】
1. 　第１のクロックのレベルにより複数の外部入力に対す
   る論理動作、及びプリチャージを開始するアンド論理マ
   トリクスと、該アンド論理マトリクス内に設けられアン
   ド論理マトリクスの一部の外部入力に対する論理動作の
   完了を検知する検知回路と、該検知回路の出力と前記第
   １のクロックとの論理積を求め第２のクロックを形成す
   る制御ゲートと、前記第２のクロックのレベルによりア
   ンド論理マトリクスからの出力に対して論理動作を実行
   するオア論理マトリクスとを含むダイナミック方式プロ
   グラマブルロジックアレイにおいて、前記検知回路と前
   記制御ゲートとの間に遅延回路を介在させたことを特徴
   とするダイナミック方式プログラマブルロジックアレイ
   。