JPH01297735A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH01297735A JPH01297735A JP63128844A JP12884488A JPH01297735A JP H01297735 A JPH01297735 A JP H01297735A JP 63128844 A JP63128844 A JP 63128844A JP 12884488 A JP12884488 A JP 12884488A JP H01297735 A JPH01297735 A JP H01297735A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、特に多重化プロセ
ッサを構成するための監視機能を有するマイクロプロセ
ッサの端子機能に関する。
ッサを構成するための監視機能を有するマイクロプロセ
ッサの端子機能に関する。
マイクロプロセッサの性能および機能が向上するに伴い
、電子交換機や銀行オンライン端末、医療機器など高い
信頼性が要求される分野まで応用が拡大してきている。
、電子交換機や銀行オンライン端末、医療機器など高い
信頼性が要求される分野まで応用が拡大してきている。
マイクロプロセッサを使った高信頼化システムは一般的
に複数のプロセッサによる多重化構成で実現されている
。このため、最近の一部の先進的なマイクロプロセッサ
では高信頼化システムの構成をサポートするための機能
を有しているものがある。
に複数のプロセッサによる多重化構成で実現されている
。このため、最近の一部の先進的なマイクロプロセッサ
では高信頼化システムの構成をサポートするための機能
を有しているものがある。
その主要な機能は通常モードと監視モードの２つのモー
ドで動作する機能である。通常モードのマイクロプロセ
ッサは通常の動作つまり、アドレスを出力し、命令をフ
ェッチしそれを実行し、オペランドのリード／ライトを
おこなう。これに対し監視モードのマイクロプロセッサ
は通常モードのマイクロプロセッサと同期して動作する
がアドレス端子やデータ端子などは駆動しない。そして
、監視モードのマイクロプロセッサは通常モードのマイ
クロプロセッサと端子毎に接続されており、通常モード
のマイクロプロセッサがリードした命令やオペランド・
データを監視モードのマイクロプロセッサも同時に取込
み、命令の実行をおこなう。そして、監視モードのマイ
クロプロセッサ自ら生成したアドレスやデータと端子か
ら入力された通常モードのマイクロプロセッサが出力し
たアドレスやデータとを比較し、その結果、通常モード
のマイクロプロセッサが同一の動作をしている場合には
監視モードマイクロプロセッサは一致信号を外部に通知
する。一方、通常モードのマイクロプロセッサが異なっ
た動作をしている場合には監視モードのマイクロプロセ
ッサは不一致を外部に通知する。そして、この一致／不
一致信号は次のバス・サイクルが起動され、その比較結
果が出力されるまで保持されることになっている。
ドで動作する機能である。通常モードのマイクロプロセ
ッサは通常の動作つまり、アドレスを出力し、命令をフ
ェッチしそれを実行し、オペランドのリード／ライトを
おこなう。これに対し監視モードのマイクロプロセッサ
は通常モードのマイクロプロセッサと同期して動作する
がアドレス端子やデータ端子などは駆動しない。そして
、監視モードのマイクロプロセッサは通常モードのマイ
クロプロセッサと端子毎に接続されており、通常モード
のマイクロプロセッサがリードした命令やオペランド・
データを監視モードのマイクロプロセッサも同時に取込
み、命令の実行をおこなう。そして、監視モードのマイ
クロプロセッサ自ら生成したアドレスやデータと端子か
ら入力された通常モードのマイクロプロセッサが出力し
たアドレスやデータとを比較し、その結果、通常モード
のマイクロプロセッサが同一の動作をしている場合には
監視モードマイクロプロセッサは一致信号を外部に通知
する。一方、通常モードのマイクロプロセッサが異なっ
た動作をしている場合には監視モードのマイクロプロセ
ッサは不一致を外部に通知する。そして、この一致／不
一致信号は次のバス・サイクルが起動され、その比較結
果が出力されるまで保持されることになっている。
この動作をタイミング図で示したものが第６図と第７図
である。ここで示したマイクロプロセッサのバス・サイ
クルはＴｌ、Ｔ２の２クロツクで構成されるものとする
。第６図はバス・サイクルが連続した場合のタイミング
を示している。ＣＬＫ信号はクロック信号、ＢＣＹＳＴ
信号はバス・サイクルの開始を示す信号、ＴＥＲＭ信号
は監視対象である信号、ＭＡＴＣＨ信号は比較の結果の
一致／不一致を示す信号である。第６図のタイミング図
にある第１のバス・サイクルにおける比較結果はそのバ
ス・サイクルのＴ２のクロック信号ＣＬＫＱロウ・レベ
ルの期間に出力され始め、第２のバス・サイクルのＴ２
のクロック信号ＣＬＫのロウ・レベルまで保持される。
である。ここで示したマイクロプロセッサのバス・サイ
クルはＴｌ、Ｔ２の２クロツクで構成されるものとする
。第６図はバス・サイクルが連続した場合のタイミング
を示している。ＣＬＫ信号はクロック信号、ＢＣＹＳＴ
信号はバス・サイクルの開始を示す信号、ＴＥＲＭ信号
は監視対象である信号、ＭＡＴＣＨ信号は比較の結果の
一致／不一致を示す信号である。第６図のタイミング図
にある第１のバス・サイクルにおける比較結果はそのバ
ス・サイクルのＴ２のクロック信号ＣＬＫＱロウ・レベ
ルの期間に出力され始め、第２のバス・サイクルのＴ２
のクロック信号ＣＬＫのロウ・レベルまで保持される。
このタイミング図では第２のバス・サイクルにおいて通
常モードのマイクロプロセッサと監視モードのマイクロ
プロセッサの動作が一致しなかった場合の動きを示して
いる。第７図はバス・サイクルが連続せず、３クロック
分のアイドル状態が続いた後、次のバス・サイクルが起
動された場合のタイミングを示している。もし、このア
イドルの期間に監視モードのマイクロプロセッサが誤動
作してバス・サイクルを起動したとする（Ｔ１＊、Ｔ２
＊）と、その一致／不一致信号は破線で示したタイミン
グで出力される。ところが逆にアイドル期間に通常モー
ドのマイクロプロセッサが誤動作してバス・サイクルを
起動した場合には、その一致／不一致信号は破線で示し
たタイミングで出力されない。
常モードのマイクロプロセッサと監視モードのマイクロ
プロセッサの動作が一致しなかった場合の動きを示して
いる。第７図はバス・サイクルが連続せず、３クロック
分のアイドル状態が続いた後、次のバス・サイクルが起
動された場合のタイミングを示している。もし、このア
イドルの期間に監視モードのマイクロプロセッサが誤動
作してバス・サイクルを起動したとする（Ｔ１＊、Ｔ２
＊）と、その一致／不一致信号は破線で示したタイミン
グで出力される。ところが逆にアイドル期間に通常モー
ドのマイクロプロセッサが誤動作してバス・サイクルを
起動した場合には、その一致／不一致信号は破線で示し
たタイミングで出力されない。
これは監視モードのマイクロプロセッサが自らバス・サ
イクルを起動しないため、端子の比較をおこなうことが
できないことによる。
イクルを起動しないため、端子の比較をおこなうことが
できないことによる。
さらに、通常モードのマイクロプロセッサがバス・サイ
クルを起動したことを監視モードのマイクロプロセッサ
が認識して動作するというような機能を有したマイクロ
プロセッサは未だ考案されていない。
クルを起動したことを監視モードのマイクロプロセッサ
が認識して動作するというような機能を有したマイクロ
プロセッサは未だ考案されていない。
通常モードのマイクロプロセッサの動作を監視する従来
の監視モードのマイクロプロセッサでは動作一致信号が
バス・サイクル毎に出力されるが、バス・サイクルの途
切れた場合にも出力され続けた。このため、何等かの理
由で（例えば停止命令を実行した）マイクロプロセッサ
の動作が停止しているときに、通常モードのマイクロプ
ロセッサが暴走した場合には監視モードのマイクロプロ
セッサが正常に動作していても、通常モードのマイクロ
プロセッサの誤動作を検出することができない。このた
め、監視モードのマイクロプロセッサの動作再開がおく
れればおくれるほど、誤動作の検出がなされないため、
システムの破壊が深刻なものになってしまうという欠点
を有している。
の監視モードのマイクロプロセッサでは動作一致信号が
バス・サイクル毎に出力されるが、バス・サイクルの途
切れた場合にも出力され続けた。このため、何等かの理
由で（例えば停止命令を実行した）マイクロプロセッサ
の動作が停止しているときに、通常モードのマイクロプ
ロセッサが暴走した場合には監視モードのマイクロプロ
セッサが正常に動作していても、通常モードのマイクロ
プロセッサの誤動作を検出することができない。このた
め、監視モードのマイクロプロセッサの動作再開がおく
れればおくれるほど、誤動作の検出がなされないため、
システムの破壊が深刻なものになってしまうという欠点
を有している。
本発明は端子毎に自ら生成した出力情報と端子から入力
された情報とをバス・サイクル毎に比較し全てが一致す
るか否かを検出する比較一致検出回路と、バス・サイク
ルが開始されてから前記比較一致検出回路による比較動
作に要する第１の一定時間が経ったことを検出する第１
のタイマ回路と、バス・サイクルが開始されてから前記
第１のタイマ回路による時間を経たのち後に、さらに−
定時間が経ったことを検出する第２のタイマ回路または
、バス・サイクルが終了したことを示すバス・サイクル
終了信号を発生する手段と、比較−致検出回路の出力を
外部に通知するための一致／不一致通知出力端子とを有
して構成される。
された情報とをバス・サイクル毎に比較し全てが一致す
るか否かを検出する比較一致検出回路と、バス・サイク
ルが開始されてから前記比較一致検出回路による比較動
作に要する第１の一定時間が経ったことを検出する第１
のタイマ回路と、バス・サイクルが開始されてから前記
第１のタイマ回路による時間を経たのち後に、さらに−
定時間が経ったことを検出する第２のタイマ回路または
、バス・サイクルが終了したことを示すバス・サイクル
終了信号を発生する手段と、比較−致検出回路の出力を
外部に通知するための一致／不一致通知出力端子とを有
して構成される。
このように本発明はバス・サイクル動作が正常であるこ
とを所定の期間だけ出力することにより、従来の監視モ
ードのマイクロプロセッサの動作では誤動作の検出が不
可能であったバス・サイクルのアイドル状態においても
、通常モードのマイク＝９− ロプロセッサのバス・サイクルの起動を監視モードのマ
イクロプロセッサが認識することなく、誤動作の検出す
ることが可能となる。
とを所定の期間だけ出力することにより、従来の監視モ
ードのマイクロプロセッサの動作では誤動作の検出が不
可能であったバス・サイクルのアイドル状態においても
、通常モードのマイク＝９− ロプロセッサのバス・サイクルの起動を監視モードのマ
イクロプロセッサが認識することなく、誤動作の検出す
ることが可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示した図である。第１
図においＴＥＲＭＩ １ （１０１）、ＴＥＲＭＩ２（
１０２）、ＴＥ’ＲＭＩＮ （１０３）は監視対象とな
る端子に出力される信号の信号源である。
図においＴＥＲＭＩ １ （１０１）、ＴＥＲＭＩ２（
１０２）、ＴＥ’ＲＭＩＮ （１０３）は監視対象とな
る端子に出力される信号の信号源である。
以降こられの信号を内部生成端子出力信号と略す。
これらの信号は３ステート・バッファ（ＴＥＲＭＩ１で
は１０４が対応する）を経由してそれぞれＴＥＲＭＩ
（４０５）、ＴＥＲＭ２’（１０６）、ＴＥＲＭＮ （
ｒＯ７）の各端子に出力される。３ステート・バッファ
はＮＲＭＬＭＯＤＥ信号（１０８）によって制御される
。通常モードのマイクロプロセッサではＮ’ＲＭＬＭＯ
ＤＥ信号はアクティブに設定され、内部生成端子出力信
号が各端子゛に出力される。一方、監視モードのマイク
ロプロセッサではＮＲＭＬＭＯＤＥ信号（１０８）はイ
ンアクティブに設定され、各端子はフローティング状態
になる。従来例で説明したように通常モードのマイク四
プロセッ、すと監視モードのマイクロプロセッサは端子
毎に接続されており、監視モードのマイクロプロセッサ
では自分自身が生成した内部生成端子出力信号と各端子
から入力される通常モートのマイクロプロセッサの信号
の比較一致ヲおこなう。この比較一致をおこなうのが１
０９〜１１３である。各信号の比較を排他的論理和グー
１−（１’０９）でおこない、全信号の一致をダイナミ
ックのアンド回路１１０〜１１３で検出する。
は１０４が対応する）を経由してそれぞれＴＥＲＭＩ
（４０５）、ＴＥＲＭ２’（１０６）、ＴＥＲＭＮ （
ｒＯ７）の各端子に出力される。３ステート・バッファ
はＮＲＭＬＭＯＤＥ信号（１０８）によって制御される
。通常モードのマイクロプロセッサではＮ’ＲＭＬＭＯ
ＤＥ信号はアクティブに設定され、内部生成端子出力信
号が各端子゛に出力される。一方、監視モードのマイク
ロプロセッサではＮＲＭＬＭＯＤＥ信号（１０８）はイ
ンアクティブに設定され、各端子はフローティング状態
になる。従来例で説明したように通常モードのマイク四
プロセッ、すと監視モードのマイクロプロセッサは端子
毎に接続されており、監視モードのマイクロプロセッサ
では自分自身が生成した内部生成端子出力信号と各端子
から入力される通常モートのマイクロプロセッサの信号
の比較一致ヲおこなう。この比較一致をおこなうのが１
０９〜１１３である。各信号の比較を排他的論理和グー
１−（１’０９）でおこない、全信号の一致をダイナミ
ックのアンド回路１１０〜１１３で検出する。
この回路はクロック信号ＣＬＫがロウ・レベルのときに
Ｎチャンネル・ＭＯＳ）ランジスタ（１１０）がオンし
て一致信号線（１１，１）をプリチャージする。次に、
クロック信号ＣＬＫがノ１イ・レベルになるとＮチャン
ネル・ＭＯＳ）ランジスタ（１１２）がオンする。この
とき排他的論理和グー）（１０９）の出力がロウ・レベ
ル、つまり、通常モードのマイクロプロセッサが出力し
た信号と監視モードのマイ−クロプロセッサ自身が生成
した信号が一致していた場合で、この時はＮチャンネル
・ＭＯＳ）ランジスタ（１１３）がオンせず一致信号線
（１１１）の電荷が保存されたままとなる。これとは逆
に排他的論理和グーｈ（１０９）の出力がハイ・レベル
、つまり、通常モードのマイクロプロセッサが出力した
信号と監視モードのマイクロプロセッサ自身が生成した
信号が一致していなかった場合にはＮチャンネル・ＭＯ
Ｓトランジスタ（１１３）がオンして一致信号線（１１
１）の電荷がディスチャージされ、ロウ・レベルになる
。
Ｎチャンネル・ＭＯＳ）ランジスタ（１１０）がオンし
て一致信号線（１１，１）をプリチャージする。次に、
クロック信号ＣＬＫがノ１イ・レベルになるとＮチャン
ネル・ＭＯＳ）ランジスタ（１１２）がオンする。この
とき排他的論理和グー）（１０９）の出力がロウ・レベ
ル、つまり、通常モードのマイクロプロセッサが出力し
た信号と監視モードのマイ−クロプロセッサ自身が生成
した信号が一致していた場合で、この時はＮチャンネル
・ＭＯＳ）ランジスタ（１１３）がオンせず一致信号線
（１１１）の電荷が保存されたままとなる。これとは逆
に排他的論理和グーｈ（１０９）の出力がハイ・レベル
、つまり、通常モードのマイクロプロセッサが出力した
信号と監視モードのマイクロプロセッサ自身が生成した
信号が一致していなかった場合にはＮチャンネル・ＭＯ
Ｓトランジスタ（１１３）がオンして一致信号線（１１
１）の電荷がディスチャージされ、ロウ・レベルになる
。
ダイナミックのアンド回路は監視対象の各端子に存在す
る排他的論理和ゲートの出力を入力としているので、監
視対象の端子においてひとつでも通常モードの監視モー
ドのマイクロプロセッサの出力が異なれば一致信号線（
１，１１）がロウ・レベルとなる。この比較結果は、ダ
イナミックのデイレ−回路（１１４）とアンンド・ゲー
ト１１６を通って一致信号端子ＭＡＴＣＨ（１１，７）
に出力される。アンド・ゲート（１１６）のもう一つの
入力はバス・サイクルの開始を示す信号ＢＣＹＳＴをダ
イナミックのデイレ−回路（１１’５）を通り、１．５
りｐワク遅延され、１クロツク間だけハイ・レベルにな
る。丁度この１り四ツクに合うタイミングでマイクロプ
ロセッサ間の一致が検出されて、デ゛イレー（１１４）
経由でアンド・ゲートに入力される。したがって、一致
信号端子ＭＡＴＣＨ（１１７）がアクティブとなるもの
はバス・サイクルが起動されてから所定の時刻を経た後
、通常モードのマイクロプロセッサの出力した信号と監
視モードのマイクロプロセッサの内部生成端子出力信号
が一致した場合にのみ１クロツク間だげハイ・レベルに
なる。
る排他的論理和ゲートの出力を入力としているので、監
視対象の端子においてひとつでも通常モードの監視モー
ドのマイクロプロセッサの出力が異なれば一致信号線（
１，１１）がロウ・レベルとなる。この比較結果は、ダ
イナミックのデイレ−回路（１１４）とアンンド・ゲー
ト１１６を通って一致信号端子ＭＡＴＣＨ（１１，７）
に出力される。アンド・ゲート（１１６）のもう一つの
入力はバス・サイクルの開始を示す信号ＢＣＹＳＴをダ
イナミックのデイレ−回路（１１’５）を通り、１．５
りｐワク遅延され、１クロツク間だけハイ・レベルにな
る。丁度この１り四ツクに合うタイミングでマイクロプ
ロセッサ間の一致が検出されて、デ゛イレー（１１４）
経由でアンド・ゲートに入力される。したがって、一致
信号端子ＭＡＴＣＨ（１１７）がアクティブとなるもの
はバス・サイクルが起動されてから所定の時刻を経た後
、通常モードのマイクロプロセッサの出力した信号と監
視モードのマイクロプロセッサの内部生成端子出力信号
が一致した場合にのみ１クロツク間だげハイ・レベルに
なる。
以上述べた動作をタイミング図で示したものが第２図と
第３図である。従来例と同様にバス・サイクルはＴ１と
Ｔ２の２クロツクで構成される。
第３図である。従来例と同様にバス・サイクルはＴ１と
Ｔ２の２クロツクで構成される。
第２図はバス・サイクルが連続する場合の動作を示して
おり、マイクロプロセッサの動作が一致した場合に一致
信号端子ＭＡＴＣＨはＴ２のクロック信号ＣＬＫのロウ
・レベル期間から１クロック間だけアクティブとなるこ
とを示している。また、第３図はバス・サイクルが連続
せず、次のハス・サイクルが開始されるまでにアイドル
期間が２クロツク間入る場合の動作を示している。もし
、この期間に通常モードのマイクロプロセッサ間“がバ
ス・サイクルを起動したとすると、破線で示したタイミ
ングで一致信号端子ＭＡＴＣＨがアクティブとなること
が期待される。ところがこのバス・サイクルが通常モー
ドのマイクロプロセッサの誤動作であるとこのタイミン
グで一致信号端子ＭＡＴＣＨはアクティブとならない。
おり、マイクロプロセッサの動作が一致した場合に一致
信号端子ＭＡＴＣＨはＴ２のクロック信号ＣＬＫのロウ
・レベル期間から１クロック間だけアクティブとなるこ
とを示している。また、第３図はバス・サイクルが連続
せず、次のハス・サイクルが開始されるまでにアイドル
期間が２クロツク間入る場合の動作を示している。もし
、この期間に通常モードのマイクロプロセッサ間“がバ
ス・サイクルを起動したとすると、破線で示したタイミ
ングで一致信号端子ＭＡＴＣＨがアクティブとなること
が期待される。ところがこのバス・サイクルが通常モー
ドのマイクロプロセッサの誤動作であるとこのタイミン
グで一致信号端子ＭＡＴＣＨはアクティブとならない。
したがって、外部回路は誤動作の認識を容易におこなう
ことができることになる。
ことができることになる。
このように、特定の期間だけ一致信号を出力することに
より、マイクロプロセッサのバス・サイクルが停止状態
にあたるべきときに、通常モードのマイクロプロセッサ
が暴走を始めたときに監視モードのマイクロプロセッサ
の一致信号端子ＭＡＴＣＨがアクティブとならないため
、外部回路には通常モードのマイクロプロセッサの誤動
作を即座に検出することができる。
より、マイクロプロセッサのバス・サイクルが停止状態
にあたるべきときに、通常モードのマイクロプロセッサ
が暴走を始めたときに監視モードのマイクロプロセッサ
の一致信号端子ＭＡＴＣＨがアクティブとならないため
、外部回路には通常モードのマイクロプロセッサの誤動
作を即座に検出することができる。
次に本発明の第２の実施例を第４図を用いて説明する。
第２の実施例では一致信号端子ＭＡＴＣＨが一致の進出
終了時点からそのバス・サイクルの終了するまでの間ア
クティブとなる点が第１の実施例と異なる。
終了時点からそのバス・サイクルの終了するまでの間ア
クティブとなる点が第１の実施例と異なる。
第２の実施例では監視対象端子に対する比較のための回
路は第１の実施例で示したものと同様の回路であるので
この動作説明は省略する。第２の実施例のマイクロプロ
セッサはバス・サイクルがＴＩ、Ｔ２．Ｔ３の３クロツ
クで構成され、Ｔ３の終了した後の１クロツク間バス・
サイクルの終了したことを示す信号ＢＣＹＥＮＤがアク
ティブとなるものとする。
路は第１の実施例で示したものと同様の回路であるので
この動作説明は省略する。第２の実施例のマイクロプロ
セッサはバス・サイクルがＴＩ、Ｔ２．Ｔ３の３クロツ
クで構成され、Ｔ３の終了した後の１クロツク間バス・
サイクルの終了したことを示す信号ＢＣＹＥＮＤがアク
ティブとなるものとする。
監視モードのマイクロプロセッサでは第１の実施例で説
明したタイミングで通常モードのマイクロプロセッサの
出力信号と自分自身の内部生成端子出力信号との比較を
おこない、その結果を一致信号線（２１１）に出力する
。ダイナミックの保持回路（２１４）は一致信号線（２
１１）の信号を１クロツク間記憶するものである。一致
検出がおこなわれ、ダイナミックの保持回路（２，１４
）の出力に結果が出力されるタイミングを得るのがバス
・サイクルの開始を示す信号ＢＣＹＳＴを１クロツクだ
け遅延させるデイレ−回路（２，１５）である。２１６
はクロック信号ＣＬＫがロウ・レベルの期間に状態を変
化させるＲ／Ｓフリップ・フロップであり、その出力が
一致信号端子ＭＡＴＣＩＩ−Ｉとなっている。このＲ／
Ｗフリップ・フロップ（２１６）はＢＣＹ’ＳＴ信号の
１クロック遅れのタイミングで監視対象の端子の動作が
一致したときにのみセットされる。そして、バス・サイ
クルが終了するとＢＣＹＥＮＤ信号がアクティブとなり
、Ｒ／Ｓフリップ・フロップ（２１６）がリセットされ
る。したがって、このＲ／Ｓフリップ・フロップにより
、一致信号端子ＭＡＴＣ！Ｈ（２１７）がアクティブと
なるのはバス・サイクルが起動されてから所定の時刻を
経た後、通常モードのマイクロプロセッサの出力した信
号と監視モードのマイクロプロセッサの内部生成端子出
力信号が一致した場合にのみ、バス・サイクルの終了す
るまでの間ハイ・レベルにナル。
明したタイミングで通常モードのマイクロプロセッサの
出力信号と自分自身の内部生成端子出力信号との比較を
おこない、その結果を一致信号線（２１１）に出力する
。ダイナミックの保持回路（２１４）は一致信号線（２
１１）の信号を１クロツク間記憶するものである。一致
検出がおこなわれ、ダイナミックの保持回路（２，１４
）の出力に結果が出力されるタイミングを得るのがバス
・サイクルの開始を示す信号ＢＣＹＳＴを１クロツクだ
け遅延させるデイレ−回路（２，１５）である。２１６
はクロック信号ＣＬＫがロウ・レベルの期間に状態を変
化させるＲ／Ｓフリップ・フロップであり、その出力が
一致信号端子ＭＡＴＣＩＩ−Ｉとなっている。このＲ／
Ｗフリップ・フロップ（２１６）はＢＣＹ’ＳＴ信号の
１クロック遅れのタイミングで監視対象の端子の動作が
一致したときにのみセットされる。そして、バス・サイ
クルが終了するとＢＣＹＥＮＤ信号がアクティブとなり
、Ｒ／Ｓフリップ・フロップ（２１６）がリセットされ
る。したがって、このＲ／Ｓフリップ・フロップにより
、一致信号端子ＭＡＴＣ！Ｈ（２１７）がアクティブと
なるのはバス・サイクルが起動されてから所定の時刻を
経た後、通常モードのマイクロプロセッサの出力した信
号と監視モードのマイクロプロセッサの内部生成端子出
力信号が一致した場合にのみ、バス・サイクルの終了す
るまでの間ハイ・レベルにナル。
以上述べた動作をタイミング図で示したものが第５図で
ある。第５図はバス・サイクルが連続せず、次のバス・
サイクルが開始されるまでにアイドル期間が２クロツク
間入る場合の動作を示している。もし、この期間に通常
モードのマイクロプロセッサがバス・サイクルを起動し
たとすると、破線で示したタイミングで一致信号端子Ｍ
ＡＴＣＨがアクティブとなることが期待される。とろが
このバス・サイクルが通常モードのマイクロプロセッサ
の誤動作であるとこのタイミングで一致信号端子ＭＡＴ
ＣＨはアクティ・ブとならないため、外部回路は誤動作
の認識を容易におこなうことができる。
ある。第５図はバス・サイクルが連続せず、次のバス・
サイクルが開始されるまでにアイドル期間が２クロツク
間入る場合の動作を示している。もし、この期間に通常
モードのマイクロプロセッサがバス・サイクルを起動し
たとすると、破線で示したタイミングで一致信号端子Ｍ
ＡＴＣＨがアクティブとなることが期待される。とろが
このバス・サイクルが通常モードのマイクロプロセッサ
の誤動作であるとこのタイミングで一致信号端子ＭＡＴ
ＣＨはアクティ・ブとならないため、外部回路は誤動作
の認識を容易におこなうことができる。
以上説明したように、従来の監視モードを有するマイク
ロプロセッサでは通常モードのマイクロプロセッサの監
視対象のバスに出力された信号と自分自身が生成した内
部生成端子出力信号とを比＝１７− 較しその結果を次のバス・サイクルの比較結果が出力さ
れるまでに保持するのに対して、本発明では比較した結
果を一定期間だけ出力し、それ以外の期間は不一致を外
部に通知することで、マイクロプロセッサが本来は停止
しているすべぎときに通常モードのマイクロプロセッサ
が誤動作してバス・サイクルを起動しても、外部回路に
よる誤動作の認識を即座におこなうことができるという
効果がある。
ロプロセッサでは通常モードのマイクロプロセッサの監
視対象のバスに出力された信号と自分自身が生成した内
部生成端子出力信号とを比＝１７− 較しその結果を次のバス・サイクルの比較結果が出力さ
れるまでに保持するのに対して、本発明では比較した結
果を一定期間だけ出力し、それ以外の期間は不一致を外
部に通知することで、マイクロプロセッサが本来は停止
しているすべぎときに通常モードのマイクロプロセッサ
が誤動作してバス・サイクルを起動しても、外部回路に
よる誤動作の認識を即座におこなうことができるという
効果がある。
第１図は本発明の第１の実施例を示したものである。
第２図は本発明の第１の実施例においてバス・サイクル
が連続した場合の動作を示したタイミング図である。 第３図は本発明の第１の実施例にお辷・てバス・サイク
ルが連続せずアイドル状態が存表した場合の動作を示し
たタイミング図である。 第４図は本発明の第２の実施例を示したものである。 第５図は本発明の第２の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第６図は従来例においてバス・サイクルが連続した場合
の動作を示したタイミング図である。 第７図は従来例においてバス・サイクルが連続せずアイ
ドル状態が存在した場合の動作を示したタイミング図で
ある。 １０１・・・・・・端子出力信号源、１０２・・・・・
・端子出力信号源、１０３・・・・・・端子出力信号源
、１０４・・・・・・３ステート・バッファ、１０５・
・・・・・出力端子、１０６・・・・・・出力端子、１
０７・・・・・・出力端子、１０８・・・・・モード切
換え信号、１０９・・・・・・排他的論理和、１１０・
・・・・・ＮチャンネルＭＯ８）ランジスタ、１１１・
・・・・・一致信号線、１］２・・・・・Ｎチャンネル
ＭＯＳトランジスタ、１１３・・・・・・Ｎチャンネル
ＭＯＳトランジスタ、１１４・・・・・１クロツク・デ
イレ−回路（ダイナミック型）、１１５・・・・・・１
．５クロツク・デイレ−回路（ダイナミック型）、１１
６・・・・・・ＡＮＤゲート、１１７・・・・・一致／
不一致出力端子、２１１・・・・・・一致信号線、２１
４・・・・・・０．５クロツク・デイレ−回路（ダイナ
ミック型）、２１５・・・・・・］クロック・デイレ−
回路（ダイナミック型）、２１６・・・・・・Ｒ／Ｓフ
リップ・フロップ、２】７・・・・・・一致／不一致出
力端子。 代理人 弁理士 内 原 晋
が連続した場合の動作を示したタイミング図である。 第３図は本発明の第１の実施例にお辷・てバス・サイク
ルが連続せずアイドル状態が存表した場合の動作を示し
たタイミング図である。 第４図は本発明の第２の実施例を示したものである。 第５図は本発明の第２の実施例においてバス・サイクル
が連続せずアイドル状態が存在した場合の動作を示した
タイミング図である。 第６図は従来例においてバス・サイクルが連続した場合
の動作を示したタイミング図である。 第７図は従来例においてバス・サイクルが連続せずアイ
ドル状態が存在した場合の動作を示したタイミング図で
ある。 １０１・・・・・・端子出力信号源、１０２・・・・・
・端子出力信号源、１０３・・・・・・端子出力信号源
、１０４・・・・・・３ステート・バッファ、１０５・
・・・・・出力端子、１０６・・・・・・出力端子、１
０７・・・・・・出力端子、１０８・・・・・モード切
換え信号、１０９・・・・・・排他的論理和、１１０・
・・・・・ＮチャンネルＭＯ８）ランジスタ、１１１・
・・・・・一致信号線、１］２・・・・・Ｎチャンネル
ＭＯＳトランジスタ、１１３・・・・・・Ｎチャンネル
ＭＯＳトランジスタ、１１４・・・・・１クロツク・デ
イレ−回路（ダイナミック型）、１１５・・・・・・１
．５クロツク・デイレ−回路（ダイナミック型）、１１
６・・・・・・ＡＮＤゲート、１１７・・・・・一致／
不一致出力端子、２１１・・・・・・一致信号線、２１
４・・・・・・０．５クロツク・デイレ−回路（ダイナ
ミック型）、２１５・・・・・・］クロック・デイレ−
回路（ダイナミック型）、２１６・・・・・・Ｒ／Ｓフ
リップ・フロップ、２】７・・・・・・一致／不一致出
力端子。 代理人 弁理士 内 原 晋
Claims (4)
- （１）端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し全てが一致する
か否かを検出する比較一致検出回路と、バス・サイクル
が開始されてから前記比較一致検出回路による比較動作
に要する第１の一定時間が経ったことを検出する第１の
タイマ回路と、バス・サイクルが開始されてから前記第
１のタイマ回路による時間を経たのち後に、さらに第２
の一定時間が経ったことを検出する第２のタイマ回路と
、前記比較一致検出回路の出力を外部に通知するための
一致／不一致通知出力端子とを有し、通常モードに指定
されたときは端子を駆動することにより外部から命令お
よびデータをアクセスし命令にしたがって処理をおこな
い、監視モードに指定されたときは、通常モードに接続
され、通常モードがアクセスした命令とデータを取込み
、通常モードと同一の処理をおこなうが、自ら端子を駆
動せず端子から入力される通常モードが端子に出力した
情報と自らの処理により生成された情報とを前記比較一
致検出回路により比較し比較結果を得ると同時に、前記
第１のタイマにより比較に要する時間を経た後に前記比
較結果を前記第２のタイマにより指定される時間だけ前
記一致／不一致通知出力端子に出力し、前記第２のタイ
マで指定される時間を過ぎた後には前記一致／不一致通
知出力端子に不一致信号を出力することを特徴とするマ
イクロプロセッサ。 - （２）端子毎に自ら生成した出力情報と端子から入力さ
れた情報とをバス・サイクル毎に比較し全てが一致する
か否かを検出する比較一致検出回路と、バス・サイクル
が開始されてから前記比較一致検出回路による比較動作
に要する第１の一定時間が経ったことを検出する第１の
タイマ回路と、バス・サイクルが終了したことを示すバ
ス・サイクル終了信号と前記比較一致検出回路の出力を
外部に通知するための一致／不一致通知出力端子とを有
し、通常モードに指定されたときは端子を駆動すること
により外部から命令およびデータをアクセスし命令にし
たがって処理をおこない、監視モードに指定されたとき
は、通常モードに接続され、通常モードがアクセスした
命令とデータを取込み、通常モードと同一の処理をおこ
なうが、自ら端子を駆動せず端子から入力される通常モ
ードが端子に出力した情報と自らの処理により生成され
た情報とを前記比較一致検出回路により比較し比較結果
を得ると同時に、前記第１のタイマにより比較に要する
時間を経た後に前記比較結果を前記バス・サイクル終了
信号がアクティブになるまでの間だけ前記一致／不一致
通知出力端子に出力し、その後は次のバス・サイクルに
対する比較結果が前記一致／不一致通知出力端子に出力
されるまでは前記一致／不一致通知出力端子に不一致信
号を出力することを特徴とするマイクロプロセッサ。 - （３）バス・サイクルに係わる端子の一部または全部を
比較対象とすることを特徴とする特許請求の範囲第１項
記載のマイクロプロセッサ。 - （４）バス・サイクルに係わる端子の一部または全部を
比較対象とすることを特徴とする特許請求の範囲第２項
記載のマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128844A JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
| DE68923995T DE68923995T2 (de) | 1988-05-25 | 1989-05-24 | Mikroprozessor, der in einem funktionellen Redundanzüberwachungsmodus betriebsfähig ist. |
| EP89109380A EP0343626B1 (en) | 1988-05-25 | 1989-05-24 | Microprocessor operable in a functional redundancy monitor mode |
| US07/356,291 US5136595A (en) | 1988-05-25 | 1989-05-24 | Microprocessor operable in a functional redundancy monitor mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128844A JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297735A true JPH01297735A (ja) | 1989-11-30 |
| JPH0792764B2 JPH0792764B2 (ja) | 1995-10-09 |
Family
ID=14994783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128844A Expired - Fee Related JPH0792764B2 (ja) | 1988-05-25 | 1988-05-25 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5136595A (ja) |
| EP (1) | EP0343626B1 (ja) |
| JP (1) | JPH0792764B2 (ja) |
| DE (1) | DE68923995T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157780A (en) * | 1990-06-12 | 1992-10-20 | Advanced Micro Devices, Inc. | Master-slave checking system |
| US6247144B1 (en) * | 1991-01-31 | 2001-06-12 | Compaq Computer Corporation | Method and apparatus for comparing real time operation of object code compatible processors |
| US5278969A (en) * | 1991-08-02 | 1994-01-11 | At&T Bell Laboratories | Queue-length monitoring arrangement for detecting consistency between duplicate memories |
| JP3063334B2 (ja) * | 1991-12-19 | 2000-07-12 | 日本電気株式会社 | 高信頼度化情報処理装置 |
| GB2268817B (en) | 1992-07-17 | 1996-05-01 | Integrated Micro Products Ltd | A fault-tolerant computer system |
| US5434997A (en) * | 1992-10-02 | 1995-07-18 | Compaq Computer Corp. | Method and apparatus for testing and debugging a tightly coupled mirrored processing system |
| US5758058A (en) * | 1993-03-31 | 1998-05-26 | Intel Corporation | Apparatus and method for initializing a master/checker fault detecting microprocessor |
| US5392879A (en) * | 1993-04-16 | 1995-02-28 | Otis Elevator Company | Electronic failure detection system |
| US5504859A (en) * | 1993-11-09 | 1996-04-02 | International Business Machines Corporation | Data processor with enhanced error recovery |
| JPH07262148A (ja) * | 1994-03-22 | 1995-10-13 | Nec Corp | コンピュータシステム |
| US5495579A (en) * | 1994-03-25 | 1996-02-27 | Bull Hn Information Systems Inc. | Central processor with duplicate basic processing units employing multiplexed cache store control signals to reduce inter-unit conductor count |
| EP0868692B1 (en) * | 1995-12-18 | 2000-05-03 | ABB Automation Inc. | Processor independent error checking arrangement |
| DE19653429C2 (de) * | 1996-12-20 | 1998-10-15 | Siemens Ag | Verfahren zur Überprüfung der Funktionsfähigkeit einer Recheneinheit |
| US5892897A (en) * | 1997-02-05 | 1999-04-06 | Motorola, Inc. | Method and apparatus for microprocessor debugging |
| US6157971A (en) * | 1998-06-02 | 2000-12-05 | Adaptec, Inc. | Source-destination re-timed cooperative communication bus |
| DE102015211458A1 (de) * | 2015-06-22 | 2016-12-22 | Robert Bosch Gmbh | Verfahren und Vorrichtung zum Absichern einer Programmzählerstruktur eines Prozessorsystems und zum Überwachen der Behandlung einer Unterbrechungsanfrage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284438A (ja) * | 1986-05-31 | 1987-12-10 | Nec Corp | ロツクドプロセツサ方式 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3783250A (en) * | 1972-02-25 | 1974-01-01 | Nasa | Adaptive voting computer system |
| DE2612100A1 (de) * | 1976-03-22 | 1977-10-06 | Siemens Ag | Digitale datenverarbeitungsanordnung, insbesondere fuer die eisenbahnsicherungstechnik |
| GB2022893B (en) * | 1978-06-10 | 1983-01-12 | Westinghouse Brake & Signal | Fault detection |
| DE2946081C3 (de) * | 1979-11-15 | 1995-09-21 | Wabco Vermoegensverwaltung | Schaltungsanordnung zur Überwachung der Funktion eines Mikroprozessors |
| DE3036856C2 (de) * | 1980-09-30 | 1982-10-28 | Computer Gesellschaft Konstanz Mbh, 7750 Konstanz | Datenverarbeitungsanlage mit zwei Verarbeitungseinheiten |
| US4405983A (en) * | 1980-12-17 | 1983-09-20 | Bell Telephone Laboratories, Incorporated | Auxiliary memory for microprocessor stack overflow |
| US4497059A (en) * | 1982-04-28 | 1985-01-29 | The Charles Stark Draper Laboratory, Inc. | Multi-channel redundant processing systems |
| US4562575A (en) * | 1983-07-07 | 1985-12-31 | Motorola, Inc. | Method and apparatus for the selection of redundant system modules |
-
1988
- 1988-05-25 JP JP63128844A patent/JPH0792764B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-24 DE DE68923995T patent/DE68923995T2/de not_active Expired - Fee Related
- 1989-05-24 US US07/356,291 patent/US5136595A/en not_active Expired - Lifetime
- 1989-05-24 EP EP89109380A patent/EP0343626B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284438A (ja) * | 1986-05-31 | 1987-12-10 | Nec Corp | ロツクドプロセツサ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5136595A (en) | 1992-08-04 |
| EP0343626A2 (en) | 1989-11-29 |
| EP0343626B1 (en) | 1995-08-30 |
| DE68923995D1 (de) | 1995-10-05 |
| JPH0792764B2 (ja) | 1995-10-09 |
| EP0343626A3 (en) | 1991-06-05 |
| DE68923995T2 (de) | 1996-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |